JP2014216646A

JP2014216646A - 抵抗変化型メモリ装置の製造方法

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Publication number: JP2014216646A
Application number: JP2014079160A
Authority: JP
Inventors: チーシエ; Qi Xie; ヴラディミールマッカオウトサン; Macaotosan Bradmire; ヤンウィレムマエス; Willem Maes Jan; マイケルギブンズ; Givens Michael; ペトリライサネン; Raisanen Petri
Original assignee: ASM IP Holding BV
Current assignee: ASM IP Holding BV
Priority date: 2013-04-29
Filing date: 2014-04-08
Publication date: 2014-11-17
Also published as: KR102077778B1; US20140322885A1; TW201507226A; KR20140128876A; US8956939B2; TWI628818B

Abstract

【課題】抵抗変化型メモリ（ＲＲＡＭ（登録商標））装置を形成する方法を開示する。
【解決手段】本方法は、第１の電極を形成するステップと、熱原子層堆積（ＡＬＤ）による金属酸化物を含む抵抗切り替え酸化物層を形成するステップと、熱原子層堆積（ＡＬＤ）により第２の電極を形成するステップと、を備え、抵抗切り替え酸化物層は、第１の電極と第２の電極との間に挿入される。抵抗切り替え酸化物層を形成するステップは、金属酸化物を堆積した後に抵抗切り替え酸化物層の表面を表面改質プラズマ処理に露出せずに行われる。
【選択図】図１

Description

本発明は、半導体処理の分野に関するものであり、特に、抵抗変化型メモリの製造に関するものである。

不揮発性メモリ装置は、いくつか例を挙げれば、携帯電話、スマートフォン、デジタルカメラ、デジタルミュージックプレイヤー、タブレットコンピュータ、ラップトップコンピュータ等のような様々な電子装置に用いられる。不揮発性メモリ装置は、より高いデバイス密度ための増大する需要に合致するサイズにシュリンクし続けており、メモリ装置の三次元アレイと共に、抵抗変化に基づいて情報を記憶する新たなメモリ装置の対応する必要性の増大が存在する。これらの需要を特定する１つのコンセプトは、三次元抵抗変化型メモリアレイ（ｔｈｒｅｅｄｉｍｅｎｓｉｏｎａｌｒｅｓｉｓｔｉｖｅｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙａｒｒａｙｓ（３ＤＲＲＡＭ（登録商標）））である。製造の目標に合致し、且つこのようなメモリアレイの性能を向上させるために、３ＤＲＲＡＭ（登録商標）を形成するためのプロセスの開発が進行中である。

いくつかの実施形態に係る抵抗変化型メモリ（ＲＲＡＭ（登録商標））を形成する方法は、第１の電極を形成するステップと、熱原子層堆積（ＡＬＤ）による金属酸化物を含む抵抗切り替え酸化物層を形成するステップと、熱原子層堆積（ＡＬＤ）により第２の電極を形成するステップと、を備え、前記抵抗切り替え酸化物層は、前記第１の電極と前記第２の電極との間に挿入される。いくつかの実施形態によれば、前記抵抗切り替え酸化物層を形成するステップは、前記金属酸化物を堆積した後に前記抵抗切り替え酸化物層の表面を表面改質プラズマ処理及び／又は膜改質プラズマ処理に露出せずに行われる。

別の実施形態に係るＲＲＡＭ（登録商標）装置を形成する方法は、金属窒化物を含む第１の電極を形成するステップと、原子層堆積（ＡＬＤ）により金属酸化物を含む抵抗切り替え酸化物層を形成するステップと、前記原子層堆積（ＡＬＤ）により金属窒化物を含む第２の電極を形成するステップと、を備え、前記抵抗切り替え酸化物層は、前記第１の電極と接触する第１の表面及び前記第２の電極と接触する第２の表面を有する。前記抵抗切り替え酸化物層を形成するステップは、前記金属酸化物を堆積した後に前記抵抗切り替え酸化物層の表面を表面改質プラズマ処理及び／又は膜改質プラズマ処理に露出せずに行われる。

図１は、いくつかの実施形態に係る３ＤＲＲＡＭ（登録商標）アレイの断面図である。図２は、いくつかの別の実施形態に係る３ＤＲＲＡＭ（登録商標）アレイの断面図である。図３は、いくつかの実施形態に係るＲＲＡＭ（登録商標）セルスタックの断面図である。図４は、いくつかの実施形態に係るＲＲＡＭ（登録商標）セル切り替え動作の電流‐電圧関係の模式図である。図５は、いくつかの実施形態に係る抵抗切り替え酸化物層の測定された濃度深さプロファイルの図である。図６は、いくつかの実施形態に係る抵抗切り替え酸化物層の測定された酸化物の降伏電圧の図である。図７は、いくつかの実施形態に係る抵抗切り替え酸化物層の測定された誘電率の図である。図８は、いくつかの実施形態に係るＲＲＡＭ（登録商標）セルの測定された電流‐電圧関係の模式図である。図９は、いくつかの実施形態に係るＲＲＡＭ（登録商標）セルの測定された電流‐電圧関係の模式図である。図１０は、いくつかの他の実施形態に係るＲＲＡＭ（登録商標）セルの測定された電流‐電圧関係の模式図である。

スマートフォン、コンピュータ、デジタルカメラのような電子装置は、ハードディスク又はソリッドステートドライブのような不揮発性ストレージに大量のデータを記憶する。スマートフォン及びモバイルコンピュータのような多くのモバイル用途では、ソリッドステートドライブは、サイズがコンパクトであるとともに動きから生じる信頼性の問題を相対的に免れているため、しばしばハードディスクよりも好まれる。ソリッドステートドライブは、とりわけ、浮遊ゲートに電荷を蓄積するフラッシュトランジスタと呼ばれる数十億のデュアル‐ゲートトランジスタを備える。フラッシュトランジスタは、様々な形態のアレイアーキテクチャで構成されうる。ＮＡＮＤアレイアーキテクチャとして知られる１つの特有のアレイアーキテクチャは、１６、３２、６４又は１２８個のフラッシュトランジスタの列に配置されるフラッシュトランジスタを採用しており、フラッシュトランジスタのチャネルは、フラッシュトランジスタの制御ゲートを形成するワード線により制御される。ＮＡＮＤブロックは、１０２４，２０４８等のような複数の列を含み、ここで、各列は、選択トランジスタを通じてビット線に接続される。ＮＡＮＤアレイの構成は、ユニット面積当たりにフラッシュトランジスタの数が最も多いものの１つを提供し、それらをデジタル媒体の高い密度を記憶するために特に適切なものにする。

フラッシュトランジスタのより高い密度（及びより少ないコスト）の需要は、フラッシュトランジスタのサイズの継続的な低減をもたらしている。フラッシュトランジスタのスケールが約２０ｎｍを下回ると、とりわけ、隣接する浮遊ゲート間での寄生容量結合及び浮遊ゲート当たりで蓄積される電子の数の減少により、フラッシュトランジスタの信頼性が実質的に低下する。２つのスケーラビリティのコンセプトは、ストレージデバイスが、サイズの低減及び密度の増大につづくものとして継続することを可能にするために適用される。

第１のスケーラビリティのコンセプトは、フラッシュトランジスタの閾値電圧の変化とは対照的に、デバイスレベルでのスケーラビリティを特定し、メモリセルの抵抗の変化に基づくストレージデバイスを採用する。抵抗変化に基づく様々なストレージデバイスは、継続するスケーリングのためのフラッシュトランジスタの代替として提案されており、抵抗変化型メモリ（ｒｅｓｉｓｔｉｖｅ−ｓｗｉｔｃｈｉｎｇｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ（ＲＲＡＭ（登録商標）））を含む。ＲＲＡＭ（登録商標）は、その簡素さ及びスケーラビリティのために、精力的な研究が集中している。ＲＲＡＭ（登録商標）装置は、２つの電極間の抵抗切り替え層を含むことができる。切り替え層の抵抗は、電気信号の印加による高抵抗状態（ｈｉｇｈｒｅｓｉｓｔａｎｃｅｓｔａｔｅ（ＨＲＳ））と低抵抗状態（ｌｏｗｒｅｓｉｓｔａｎｃｅｓｔａｔｅ（ＬＲＳ））との間で切り替えられることができる。

第２のスケーラビリティのコンセプトは、アレイレベルでのスケーラビリティを特定し、三次元（３Ｄ）アレイを採用する。例えば、いくつかの３ＤＮＡＮＤアーキテクチャでは、１６，３２，６４，１２８個等のフラッシュトランジスタの列は、シリコン基板の表面に垂直な方向に垂直に延び、そのチャネルは、シリコン基板に平行に延びる制御ゲートを形成するワード線により制御される。

第１及び第２のスケーラビリティは、３ＤＲＲＡＭ（登録商標）アレイのコンセプトに組み合わせることができ、ここで、１６，３２，６４，１２８個等のＲＲＡＭ（登録商標）装置の“列”は、シリコン基板の表面に垂直な方向に垂直に延びている。３ＤＲＲＡＭ（登録商標）アレイの一つの例では、インターコネクトの第１のセット、すなわち、ワード線は、シリコン基板の表面に垂直な方向に垂直に延びており、インターコネクトの第２のセット、すなわち、ビット線は、基板の表面に平行な方向に水平に延びており、ワード線と交差接合を形成するように構成される。抵抗切り替え酸化物層は、ＲＡＭセルを形成するために、交差接合でのワード線とビット線との間に配置され、電気信号がそれらに亘って印加されたとき、ＲＲＡＭ（登録商標）セルは、ＬＲＳとＨＲＳとの間で可逆的に切り替えることができる。

このような３ＤＲＲＡＭ（登録商標）アレイは、しばしば、基板の全体のフットプリントを減少させるために、ドライバのような補助回路及びチャージポンプに亘って製造される。その結果、３ＤＲＲＡＭ（登録商標）アレイを製造するために使用される処理の温度制約が存在する。プラズマエンハンス原子層堆積（ＰＥ−ＡＬＤ）のようなプラズマエンハンス処理は、いくつかの堆積処理の堆積温度を低くすることができる。しかし、このような３ＤＲＲＡＭ（登録商標）アレイの様々なプロセスインテグレーションアプローチは、電極膜のような異なる膜及び非常に高いアスペクト比を有するビア並びにキャビティの表面上の抵抗切り替え材料のコンフォーマルな堆積を必要とする。いくつかの場合のシースのための必要性によって、プラズマ処理は、これらのタイプのトポロジーの内側への堆積には効率的ではない。その結果、３ＤＲＲＡＭ（登録商標）アレイの様々な膜を形成するための熱原子層堆積のような低温かつコンフォーマルな堆積技術が必要とされている。

いくつかの実施形態に係る三次元抵抗変化型メモリ（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌｒｅｓｉｓｔｉｖｅｒａｎｄｏｍａｃｃｅｓｓｍｅｍｏｒｙ（３ＤＲＲＡＭ（登録商標）））アレイは、ｘ方向に互いに隣接して配置される複数のサブアレイを含む。各サブアレイは、ｚ方向に垂直に積層され、かつｙ方向に水平に延びる複数の第１の電極線を含む。各サブアレイは、ｚ方向に垂直に延びる複数の第２の電極線をさらに含む。第２の電極線のそれぞれは、少なくとも１つの第１の電極線を横断し、第１の電極線の１つと少なくとも１つの交差接合を形成する。交差接合のそれぞれでは、第１及び第２の電極線は、ＲＲＡＭ（登録商標）セルを形成するために、抵抗切り替え酸化物層により挿入される。

いくつかの実施形態によれば、ＲＲＡＭ（登録商標）セルを製造する方法は、第１の電極を形成するステップと、熱原子層堆積（ＡＬＤ）による金属酸化物を含む抵抗切り替え酸化物層を形成するステップと、熱原子層堆積（ＡＬＤ）により第２の電極を形成するステップと、を備え、抵抗切り替え酸化物層は、第１の電極と第２の電極との間に挿入される。熱ＡＬＤプロセスは、プラズマを使用せずに行われる堆積であることが理解される。したがって、いくつかの実施形態では、抵抗切り替え酸化物層を形成することは、切り替え酸化物層の表面を表面改質プラズマ処理に露出せずに行われる。いくつかの実施形態では、熱原子層堆積により第２の電極を形成することは、約３２５℃以下の温度、例えば、約２００−３００℃又は約２００−２５０℃の温度で行われる。

ここで図面には参照番号が付され、同様の数字は、同様の構成を示す。

図１は、いくつかの実施形態に係る３Ｄ‐ＲＲＡＭ（登録商標）アレイ１０の断面図を示す。３Ｄ‐ＲＲＡＭ（登録商標）アレイ１０は、半導体基板１２に形成される複数のサブアレイ１０ａを含む。３Ｄ‐ＲＲＡＭ（登録商標）アレイ１０内の複数のサブアレイは、採用される特定のアレイアーキテクチャに基づく任意の適切な数であってもよい。しかし、図の簡略化のために、２つのサブアレイ１０ａのみが図１に示される。各サブアレイ１０ａは、ｘ方向に少なくとも１つの他の隣接するサブアレイを有する。図１に図示される実施形態では、２つのサブアレイ１０ａは、ｘ方向に隣接し、かつ向かい合っている。

各サブアレイ１０ａは、ｚ方向に積層され、かつｙ方向の紙面内及び紙面外に延びる複数の第１の電極線１６を含む。図の簡略化のために、与えられたサブアレイ１０ａに対する３つの第１の電極線１６の断面のみが図１に図示される。しかし、与えられたサブアレイに積層された複数の第１の電極線１６は、特定のアレイアーキテクチャに係る任意の適切な数Ｎであってもよい。また、隣接して積層される第１の電極線１６は、中間層誘電体３８ａを挿入することにより隔てられる。よって、図１では、与えられたサブアレイに対する第１の電極のスタックは、Ｎ個の積層された第１の電極線１６と、（Ｎ−１）個の挿入中間層誘電体層３８ａと、を含む。様々な実施によれば、Ｎ個の、積層された第１の電極線１６の数は、特定のあれいいアーキテクチャに応じて、例えば、８、１６、３２、６４、１２８、２５６等であることができる。第１の電極線１６は、ローカルビット線、ビット線又はカラムとして示される場合もある。

サブアレイ１０ａのそれぞれは、ｚ方向に垂直延びる複数の第２の電極線１４をさらに含む。いくつかの実施では、第２の電極線１４は、垂直ピラーを形成する。図の簡略化のために、サブアレイ１０ａ当たりに１つの第２の電極線１４の断面のみが図１に示される。しかし、与えられたサブアレイの第２の電極線１４の数は、採用される特定のアレイアーキテクチャに基づく任意の適切な数Ｍであってもよい。図１の構成では、電極線の前後に、その断面視が、紙面内及び紙面外のｙ方向に、図１で図示されるさらなる電極線１４（図示せず）が存在してもよい。実施によれば、サブアレイ１０ａのそれぞれは、例えば、Ｎ個の第２の電極線を含むことができ、ここで、Ｎは、特定のアレイアーキテクチャに応じて、２５６，５１２，１０２４，２０４８，４０９６等である。第２の電極線１４は、ワード線、ローカルワード線、又はロウとして示される場合もある。

以下で“ラップされたワード線アーキテクチャ”として示される１つの構成では、第２の電極線１４は、第１の電極線１６及び中間層誘電体３８ａの積層体を通じて延びる垂直なビアを通じて延びる。この実施形態では、第１の電極線１６は、ｙ方向に延び、かつｙ方向の第２の電極線１４のＭ個の少なくともサブセットを横断する細長いスラブを形成する。この構成では、垂直ビアの側壁は、抵抗切り替え酸化物層１８によりライニング（ｌｉｎｅｄ）される。また、第２の電極線１４は、ロッドを形成するために、ライニングされた垂直ビアを抵抗切り替え酸化物層１８で充填し、これは、円筒状であり、第１の電極線１６の積層体全体を通じて延びるビアを通じて延びており、中間層誘電体３８ａを挿入する。１つのＲＲＡＭ（登録商標）セルは、第１の電極線１６と第２の電極線１４との間の各交点に形成され、ここで、第２の電極線１４の周りの抵抗切り替え酸化物層１８は、各交点での第１の電極線１６及び第２の電極線１４により挿入される。セルが、選択された第１の電極線１６と第２の電極線１４とに適切な電圧を印加することによって選択されるとき、導電経路は、第２の電極線１４の周りの抵抗切り替え酸化物層１８に亘る任意の場所で形成される。よって、ラップされたワード線アーキテクチャでは、ＲＲＡＭ（登録商標）セルは、ｚ方向に延びる第２の電極線１４と、第２の電極線１４を連続的に取り囲む抵抗切り替え酸化物層１８と、第２の電極線１４を取り囲む抵抗切り替え酸化物層１８を取り囲む第１の電極線１６と、を備える。いくつかの実施形態では、第２の電極線１４は、円筒状のロッドの形態を採る。

さらに図１を参照すると、以下“ワード線アーキテクチャを交差する”として示される別の構成では、第２の電極線１４は、上述したラップされたワード線アーキテクチャのように、ｚ方向に延びる垂直ビアを通じて延びる。ラップされたワード線アーキテクチャと同様に、交差するワード線アーキテクチャの第２の電極線１４は、第１の電極線１６ａ／１６ｂの積層体及び２つの隣接する積層された第１の電極線１６ａ／１６ｂ間に挿入された中間層誘電体３８ａを通じて延びる。ラップされたワード線アーキテクチャと同様に、垂直ビアの側壁は、円筒状であり、抵抗切り替え酸化物層１８でライニングされる。また、第２の電極線１４は、ロッドを形成するために、垂直ビアを、ライニングされた抵抗切り替え酸化物層１８で順天使、これは、円筒状であり、ビアを通じて延びる。

しかし、ラップされたワード線アーキテクチャとは異なり、第１の電極線は、第２の電極線１４が延びる穴を有するスラブを形成しない。それに替えて、一対の第１の電極線１６ａ及び１６ｂは、ｙ方向に延びており、第２の電極線１４の第１及び第２の側面の一部と交差する。第１の電極線１６ａ及び１６ｂ間の各交差に配置されるのは、それぞれ、第１及び第２の抵抗切り替え酸化物層１８ａ及び１８ｂである。すなわち、一対の第１の電極線１６ａ及び１６ｂのそれぞれは、ｙ方向に延びる細長い線を形成し、１つの第２の電極線１４を“共有（ｓｈａｒｅ）”する。したがって、ラップされたワード線アーキテクチャとは異なり、１つの導電性経路は、第２の電極線１４と、選択された第１の電極線１６ａ又は１６ｂの１つとの間の第１及び第２の抵抗切り替え酸化物層１８ａ又は１８ｂのそれぞれに亘って形成されうる。その結果、ラップされたワード線アーキテクチャとは異なり、同一のＲＲＡＭ（登録商標）セルフットプリントのための２つの導電経路が形成されうる。よって、この構成では、ＲＲＡＭ（登録商標）セルは、ｚ方向に延びる円筒状ロッドを形成する第２の電極線１４と、ｙ方向に延び、かつ第２の電極線１４による一対の交点を形成する一対の第１の電極線１６ａ及び１６ｂと、交点の対において第１の電極線１６ａ及び１６ｂと第２の電極線１４との間に挿入される第１及び第２の抵抗切り替え酸化物層１８ａ及び１８ｂと、を備える。

図１に図示される実施形態の３ＤＲＲＡＭ（登録商標）アレイは、第２の電極線１４と接続される一又はそれ以上のトランジスタ２２をさらに備える。トランジスタ２２のそれぞれは、半導体基板１２に形成され、ゲート２８、ソース３２、ドレイン３４を備え、垂直コネクタ２０を通じて第２の電極線１４に接続される。中間層誘電体３８ｂ及び３８ｃは、様々な導電構造を電気的に絶縁する。一実施形態では、トランジスタ２２は、第２の電極線１４に対する機能の選択を提供することができ、ゲートコンタクト（図示せず）を通じたゲート２８及びソースコンタクト２６を通じたソース３２の適切なバイアスを通じて必要な電流を供給することができる。いくつかの実施形態では、トランジスタ３２は、少なくとも１つのＲＲＡＭ（登録商標）セルをプログラム及び消去するために十分な駆動電流を供給するように構成される。

図１の図示された実施形態のｚ方向から見たとき、サブアレイ１０ａは、トランジスタ２２に亘って配置され、重複しているが、別の実施形態も可能である。いくつかの実施形態では、ｚ方向から見たとき、サブアレイ１０ａは、トランジスタ２２に亘って配置されるが、トランジスタ２２は重複されない。別の実施形態では、ｚ方向から見たとき、トランジスタ２２は、サブアレイ１０ａに亘って配置され、サブアレイ１０ａに重複している。さらに別の実施形態では、トランジスタ２２は及びサブアレイ１０ａは、ｘ方向に互いに隣接して配置される。

全体の製造プロセスフローにおける異なるポイントでのトランジスタ２２の形成は、異なる処理の検討事項をもたらす。例えば、図１の図示された実施例では、サブアレイ１０ａの製造前に垂直コネクタが製造されるようなトランジスタ２２及び関連する電気接続から生じる１つの検討事項は、温度制約でありうる。いくつかの実施形態では、トランジスタ２２の製造に続く高温処理は、とりわけ、閾値電圧、閾値下のぶれ、パンチスルー電圧のような望まれないデバイスパラメータの製造後のシフトを招きうる。また、垂直コネクタの一部が、Ｃｕ又はＡｌのような低融点金属を含む処理では、後続の処理温度は、このような効果が大きな懸念事項を引き起こさない温度に制限される。よって、様々な処理の温度を典型的なバックエンド処理温度に制限することが望まれる。いくつかの実施形態では、サブアレイ１０ａの製造温度は、約４００℃より低くてもよい。別の実施形態では、サブアレイ１０ａの製造温度は、約３５０℃より低くてもよい。さらに別の実施形態では、サブアレイ１０ａの製造温度は、約３５０℃より低くてもよい。

また、上述したように、このような３ＤＲＲＡＭ（登録商標）アレイの様々なプロセスインテグレーションアプローチは、抵抗切り替え酸化物層及び非常に高いアスペクト比を有するビア及びキャビティの表面の第１又は第２の電極線の少なくとも１つのコンフォーマルな堆積を必要とする。ＰＥ−ＡＬＤのようなプラズマエンハンス処理が、いくつかの露出された表面上の堆積のための堆積温度を低くすることに効果的であるが、このような処理は、高アスペクト比を有するビア及びキャビティの内側に堆積することに効果的ではない。有利には、本明細書に開示される実施形態に係る熱原子層堆積は、３ＤＲＲＡＭ（登録商標）アレイの様々な膜を形成するために、高アスペクト比の構成に効果的に堆積されることができる。

また、トランジスタ２２及び関連する電気接続が、サブアレイ１０ａの製造前に製造される実施形態では、プラズマ処理の使用は、別の懸念事項をもたらす。プラズマ処理時には、複数の製造された集積回路装置の特定の導電構造は、プラズマからの電荷を蓄積する。蓄積された電荷は、処理時に放電を招き、様々な電流経路、例えば、ダイオード、トランジスタのゲート誘電体及びＲＲＡＭ（登録商標）装置を通じて高レベルの電流フローを招く。このような放電は、ＲＲＡＭ（登録商標）装置を含む集積回路装置の性能及び信頼性の低下を招きうる。例えば、放電は、抵抗切り替え酸化物層の劣化を招きうる。よって、これらの理由から、プラズマ処理の代わりに熱活性化処理を用い、上述したようなバックエンド処理の温度体制を超えないことが望まれている。

図１の３ＤＲＲＡＭ（登録商標）アレイ１０は、任意の数の手法で製造されうる。図１では、半導体基板１２から開始し、垂直コネクタ２０までの構造は、当業者にとってよく知られたシリコン製造プロセスを用いて製造されることができる。サブアレイ１０ａの形成前に、垂直コネクタ２０及び中間誘電体層３８ｂの平坦面の露出は、サブトラクティブメタルフロー又はデュアルダマシンフローのような当業者にとってよく知られた製造プロセスを用いて提供される。続いて、サブアレイ１０ａのための製造プロセスは、詳細に説明される。

垂直コネクタ２０の形成に続いて、以下、“ビット線‐ファーストフロー（ｂｉｔｌｉｎｅ−ｆｉｒｓｔｆｌｏｗ）”に関連するものとして示されるいくつかの実施形態では、Ｎ層の中間誘電体層３８ａ及びＮ個の第１の電極層を備える積層体が交互に堆積される。

第１の電極層は、ｎ型ドープされたポリシリコン及びｐ型ドープされたポリシリコン、Ｃ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ｃｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，Ｔａ及びＷを含む金属、導電性金属窒化物、珪化タンタル、珪化タングステン、珪化ニッケル、珪化コバルト及び珪化チタンを含む導電性金属珪化物、ＲｕＯ_２を含む導電性金属酸化物、を含む任意の適切な導電性及び半導電性材料を備える。いくつかの実施形態では、第２の電極材料は、遷移金属を含み、例えば、ＴｉＮ、ＴａＮ、ＷＮ又はＴａＣＮのような遷移金属酸化物であってもよい。ビット線‐ファーストフローでは、第１の電極層は、とりわけ、化学気相成長（ＣＶＤ）、プラズマエンハンス化学気相成長（ＰＥ−ＣＶＤ）、プラズマエンハンス原子層堆積（ＰＥ−ＡＬＤ）、及び物理気相成長（ＰＶＤ）を含む、平坦な膜を堆積するための様々な処理を用いて堆積されることができる。いくつかの実施形態では、第１の電極層は、熱原子層堆積（ＡＬＤ）により形成される。

中間層誘電体３８ａは、例えば、ＳｉＯ_２又はＳｉ_３Ｎ_４を含む電気的に絶縁する誘電材料を備える。中間層誘電体３８ａは、化学気相成長（ＣＶＤ）、プラズマエンハンス化学気相成長（ＰＥ−ＣＶＤ）高密度化学気相成長（ＨＤＰ−ＣＶＤ）、熱原子層堆積（ＡＬＤ）、プラズマエンハンス原子層堆積（ＰＥ−ＡＬＤ）、スピンオン絶縁処理（ＳＯＤ）、及び物理気相成長（ＰＶＤ）を含む、平坦な膜を堆積する処理を用いて形成されることができる。

続いて、ビット線ファーストフローの１つの態様によれば、垂直ビアは、例えば、高アスペクト比ビアを形成するために適したリソグラフィ及びエッチング技術のようなパターンニング技術を用いて、中間層誘電体３８ａと第１の電極層とが交互になったＮ個の層を備える積層体を通じて形成される。いくつかの実施形態では、ビアは、約２０ｎｍから約５００ｎｍ、又は約２０ｎｍから約１００ｎｍの間の範囲の直径を有する。また、いくつかの実施形態では、ビアは、約０．５μｍから約２０μｍ、又は約０．５μｍから約５μｍの間の範囲の深さを有する。

垂直ビアの側壁は、続いて、抵抗切り替え酸化物層１８でライニングされる。抵抗切り替え酸化物層の例は、例えば、ＮｉＯ，ＨｆＯ_２，ＺｒＯ_２，Ｃｕ_２Ｏ，ＴａＯ_２，Ｔａ_２Ｏ_５，ＴｉＯ_２，ＳｉＯ_２，Ａｌ_２Ｏ_３及び／又は遷移金属、アルカリ土類金属及び／又は希土類金属のような２又はそれ以上の金属を含む合金のような金属材料を含む薄膜を含む。一般的には、抵抗切り替え酸化物層１８は、熱原子層堆積（ＡＬＤ）により形成されることができ、これは、３ＤＲＲＡＭ（登録商標）メモリセルのために特に有利になりうる。例えば、相対的に高アスペクト比及び／又は相対的に小さい直径を有するビアにとって、ＡＬＤタイプの処理は、格別にコンフォーマルな層の堆積を容易にする。さらに、プラズマは、いくつかの状況下での高アスペクト比ビアの深い部分には到達しない。これらの状況では、ビアの異なる部分は、異なる量のプラズマに露出され、例えば、ビアの深い部分に比べて開口部近傍に堆積される膜が薄くなる等の非均一な堆積の望まれない構造的な効果をもたらす。これらの理由のため、熱ＡＬＤは、より有利になる。なぜなら、熱ＡＬＤは、堆積される表面部分に届くために、プラズマの性能に依存しないからである。

続いて、“ビット線ファーストフロー”の別の態様によれば、垂直ビアの底部に形成される抵抗切り替え酸化物層１８は、トランジスタ２２と第２の電極線１４との間に電気的な接触を形成するために、適切なエッチング技術により除去される。続いて、抵抗切り替え酸化物層１８によりライニングされた垂直ビアは、第２の電極線１４のための適切な第２の電極材料で充填される。取り得る第２の電極材料は、ｎ型ドープされたポリシリコン及びｐ型ドープされたポリシリコン、Ｃ，Ａｌ，Ｃｕ，Ｎｉ，Ｃｒ，Ｃｏ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｐｔ，Ａｕ，Ｉｒ，Ｔａ及びＷを含む金属、導電性金属窒化物、珪化タンタル、珪化タングステン、珪化ニッケル、珪化コバルト及び珪化チタンを含む導電性金属珪化物、ＲｕＯ_２を含む導電性金属酸化物、を含む任意の適切な導電性及び半導電性材料を備える。いくつかの実施形態では、第２の電極材料は、遷移金属を含み、例えば、ＴｉＮ、ＴａＮ、ＷＮ又はＴａＣＮのような遷移金属酸化物であってもよい。第２の電極材料は、熱原子層堆積（ＡＬＤ）を用いて堆積されることができる。抵抗切り替え酸化物層１８の堆積とともに上述したように、相対的に高いアスペクト比及び／又は相対的に小さい直径を有するビアにとって、ＡＬＤタイプの処理は、格別にコンフォーマルな層の堆積を容易にする。また、抵抗切り替え酸化物層１８の堆積とともに上述したように、ビアの異なる部分が、異なる量のプラズマにさらされた条件下では、熱ＡＬＤは、ビアの深い部分に比べてビアの開口部近傍に堆積される第２の電極材料の量が多く、第２の電極線１４内に意図しないボイドをもたらすというような非均一なプラズマ露出から生じる望まれない構造的な効果を回避するようにＰＥ−ＡＬＤに比べて利点を提供する。

続いて、“ビット線ファーストフロー”の別の態様によれば、サブアレイ１０ａは、余剰の第２の電極材料を除去するために平坦化される。そして、サブアレイ１０ａは、隔てられ、それにより、適切なリソグラフィ及び絶縁体と導電体とを交互に複数積層するエッチングのためのエッチング技術を用いて、各サブアレイ１０ａに対して第１の電極層を第１の電極線１６に分ける。サブアレイ１０ａ間に形成される中間サブアレイギャップは、続いて、中間層誘電体３８ａで充填され、上述した同様の材料及び技術を用いて平坦化される。続いて、追加のプロセスは、第１の電極１６及び第２の電極１４を、より高いベレルの金属線にさらに結合するために続く。

以下、“ビット線‐ラストフロー”に関連するものとして示されるいくつかの他の実施形態では、サブアレイ１０ａを形成する前のプロセスステップは、ビット線ファーストフローと実質的に同様である。続いて、ビット線ファーストフローとは対照的に、Ｎ層の中間層誘電体３８ａとＮ個の第１の電極層との堆積された積層体は、犠牲となる第１の電極層を堆積することを含む。犠牲となる第１の電極層は、中間層誘電体３８ａ及び抵抗切り替え酸化物層１８を除去しない一方で、ウェットエッチング又はドライエッチングにより処理の後に選択的に除去される任意の適切な層を備える。例えば、中間層誘電体３８ａがＳｉＯ_２である実施形態では、犠牲となる第１の電極層は、Ｓｉ_３Ｎ_４層又は多結晶Ｓｉ層であってもよい。続いて、垂直ビアを形成する際に材料がエッチングされるということを除いて、ビット線‐ラストフローでは、サブアレイを分けることまでの処理ステップは、ビット線ファーストフローと実質的に同様であり、例えば、恒久的な第１の電極材料に替えて犠牲となる第１の電極材料を含む。

ビット線‐ラストフローの一態様によれば、適切なリソグラフィ及びエッチング技術を用いてサブアレイ１０ａを分離すると、犠牲となる第１の電極層は、第１の電極線１６を形成するために、恒久的な第１の電極層と置き換えられる。犠牲となる第１の電極層の除去は、犠牲となる第１の電極材料を除去するが、中間層誘電体３８ａ及び抵抗切り替え酸化物層１８を除去しないことに適した好ましいウェット又はドライエッチング技術を用いて行われうる。例えば、中間層誘電体３８ａがＳｉＯ_２である実施形態では、犠牲となる第１の電極層は、Ｓｉ_３Ｎ_４であり、抵抗切り替え酸化物層１８は、ＨｆＯｘであり、好適なエッチングプロセスは、Ｓｉ_３Ｎ_４を選択的に除去するが、ＳｉＯ_２及びＨｆＯｘには損傷がないウェットエッチングでありうる。

ビット線‐ラストフローの別の態様では、犠牲となる第１の電極層の除去により形成される水平に凹んだキャビティは、適切な恒久的な第１の電極材料で充填され、これは、ビット線ファーストフローと関連して上述された適切な第２の電極材料とほぼ同一の材料を含む。第１の電極層が、実質的に平坦な表面に第１の電極層を堆積するための様々な処理技術を用いて堆積されることができるビット線フロートは異なり、いくつかの処理技術は、ビット線ラストフローにおいて恒久的な第１の電極材料を堆積するのに適していない。これは、恒久的な第１の電極材料が、水平に凹んだキャビティの表面に堆積されるためである。その結果、ビット線ラストフローにおいて恒久的な第１の電極材料を堆積するのに適したプロセスは、第２の電極材料を高アスペクト比のビアに堆積するために用いられるものと同様の処理を含むことができる。いくつかの実施形態では、第１の電極材料は、熱ＡＬＤにより堆積される。化学気相成長（ＣＶＤ）、プラズマエンハンス化学気相成長（ＰＥ−ＣＶＤ）、プラズマエンハンス原子層堆積（ＰＥ−ＡＬＤ）もまた、コンフォーマルのための要求がより緩和されることを含むいくつかの状況下で第１の電極材料を堆積するために適用されてもよいことが検討される。ビアの内部表面に抵抗切り替え酸化物層１８及び第２の電極材料を堆積することが、ビット線ファーストフローの相対的に高いアスペクト比及び／又は直径を有することに関して上述したように、第２の電極材料は、熱ＡＬＤプロセスにより水平なキャビティの内部表面に堆積される。また、ビット線ファーストフローについて上述したように、水平キャビティの異なる部分が、異なる量のプラズマに露出されるため、インターサブアレイギャップの深い部分に位置する水平キャビティに比べてインターサブアレイギャップの開口部近傍に位置する水平キャビティのほうが第２の電極材料の量が多いというような非均一なプラズマ露出から生じる望まれない構造的な効果を防ぐために、熱ＡＬＤは、ＰＥ−ＡＬＤに比べて利点を提供する。

続いて、ビット線ラストフローの別の態様では、分けられた第１の電極線１６は、第１の電極線１６間の中間層誘電体３８ａの側壁面から第１の電極材料を除去することにより形成される。サブアレイ１０ａ間のインターサブアレイギャップを中間層誘電体３８ａで充填し、平坦化する後続の処理は、上述したビット線ファーストフローと実質的に同様である。ビット線ファーストフローと同様に、追加のプロセスは、第１の電極１６及び第２の電極１４を高いレベルの金属線とさらに結合するために続く。

図２は、いくつかの他の実施形態に係る３Ｄ−ＲＲＡＭ（登録商標）アレイ４０の断面図を示す。３Ｄ−ＲＲＡＭ（登録商標）アレイ４０の全体アレイアーキテクチャは、図１の３Ｄ−ＲＲＡＭ（登録商標）アレイ１０のものと同様であり、３Ｄ−ＲＲＡＭ（登録商標）アレイ４０は、複数のサブアレイ１０ａも含む。

図２に示される全体アレイアーキテクチャは、また、本明細書に記載される特定の構成を除き、上述した図１に関するワード線アーキテクチャを交差する例と同様である。例えば、図１と同様に、第２の電極線１４は、第１の電極線１６ａ及び１６ｂの対及び交差する中間層誘電体３８ａの積層体を通じてｚ方向に延びる垂直ビアを通じて延びる。しかし、図１の実施形態とは異なり、図２のワード線アーキテクチャと交差する第１及び第２の抵抗切り替え酸化物層１８ａ及び１８ｂは、垂直ビアをライニングしない。その代わり、第１及び第２の抵抗切り替え酸化物層１８ａ及び１８ｂは、ビット線ラストフローに関して上述されたのと同様の手法で、犠牲となる第１の電極材料を除去すると形成される水平キャビティをライニングする。したがって、第２の電極線１４は、抵抗切り替え酸化物層の基礎とならないため、円筒状ロッドを形成するために垂直ビアの容積全体を充填する。

その結果、得られるアレイアーキテクチャは、いくつかの態様で図１の交差するワード線アーキテクチャと同様である。例えば、電極１６ａ及び１６ｂの対のそれぞれは、ｙ方向に延びる細長い線を形成し、１つの第２の電極線１４を“共有”し、２つの導電性経路は、第１の電極１６ａ及び１６ｂの一方と第２の電極１４との交点のそれぞれにおいて各ＲＲＡＭ（登録商標）セルに対して形成される。よって、この実施形態では、ＲＲＡＭ（登録商標）セルは、第２の電極線１４と、ｚ方向に延びるロッドと、ｙ方向に延び、第２の電極線１４による交点の対を形成する一対の第１の電極線１６ａ及び１６ｂと、交点の対において第１の電極線１６ａ及び１６ｂと第２の電極線１４との間に挿入される抵抗切り替え酸化物層１８ａ及び１８ｂと、を備える。

３Ｄ−ＲＲＡＭ（登録商標）アレイ４０を製造するためのプロセスフローは、抵抗切り替え酸化物層１８ａ及び１８ｂが、第２の電極１４を形成するために、第２の電極材料によりビアを充填する前には堆積されないことを除いて、いくつかの態様の図１に関連する“ビット線ラスト”プロセスと同様である。それに替えて、抵抗切り替え酸化物層１８ａ及び１８ｂは、犠牲となる第１の電極層の除去により形成された水平に凹んだキャビティにコンフォーマルに堆積される。抵抗切り替え層１８ａ及び１８ｂを堆積するために採用される材料及びプロセスは、図１に上述したビット線ラストプロセスと同様である。また、上述したビット線ラストプロセスと同様に、犠牲となる第１の電極層の除去により形成される水平キャビティは、適切な恒久的な第１の電極材料で充填され、これは、上述した適切な第２の電極材料とほぼ同一の材料を含む。また、第１の電極材料は、図１の第２の電極材料のために使用されるプロセスと同様に、実質的にコンフォーマルな膜を水平キャビティに堆積するために適切なプロセスを用いて堆積されうる。よって、図１のビット線ファーストフローに関して上述したように、熱ＡＬＤプロセスは、インターサブアレイギャップの深い部分に位置する水平キャビティに比べてインターサブアレイギャップの開口部近傍に位置する水平キャビティのほうが第２の電極材料の量が多いというような非均一なプラズマ露出から生じる望まれない構造的な効果を防ぐように、抵抗切り替え層１８ａ及び１８ｂと共に恒久的な第１の電極材料の堆積にとってＰＥ−ＡＬＤと比べて好ましい。

図２のビット線ラストプロセスを用いて製造される交差ワード線アレイアーキテクチャを有する３Ｄ−ＲＲＡＭ（登録商標）アレイ４０は、いくつかの態様の図１のビット線ファーストプロセスに亘って有利である。例えば、抵抗切り替え酸化物層１８ａ及び１８ｂは、第２の電極材料で覆われる前にエッチング及び洗浄化学物質に晒されず、よって、コンタミネーション及び抵抗切り替え酸化物層にピンホールを形成するような他の処理の問題を最小化する。

上述したように、第１の電極線１６及び第２の電極線１４により形成される交点において配置されるＲＲＡＭ（登録商標）セルのいずれか１つの導電経路は、ＲＥＳＥＴ状態としても知られる相対的に高い抵抗状態になるようにプログラムされうる。同様に、ＲＲＡＭ（登録商標）セルのいずれか１つの導電経路は、ＳＥＴ状態としても知られる相対的に低い抵抗状態になるようにプログラムされうる。一実施形態では、高い抵抗状態及び低い抵抗状態は、単一ビット‐パー−セルメモリシステムでの“１”状態と“０”状態とに対応する。

図３を参照すると、図１及び２のＲＲＡＭ（登録商標）セルを備える材料積層体の詳細は、本明細書に記載される。ＲＲＡＭ（登録商標）セル積層体５０は、図１及び２のセクション３に沿うＲＲＡＭ（登録商標）セルに取られる断面を示す。セル積層体は、第１の電極１６と、熱原子層堆積（ＡＬＤ）により形成される第２の電極１４と、熱原子層堆積（ＡＬＤ）により形成される金属酸化物を備える抵抗切り替え酸化物層１８と、を備え、ここで、抵抗切り替え酸化物層１８は、第１の電極１６と第２の電極１４との間に挿入される。

一般的には、ＡＬＤにより成長される膜は、吸着される前駆体の原子層間での反応を通じて生じる。熱ＡＬＤ成長プロセスでは、成長される膜は、基板の温度から与えられる熱エネルギーにより行われる表面反応によって生じる。対照的に、プラズマエンハンス（ＰＥ−ＡＬＤ）成長プロセスでは、成長される膜は、プラズマプロセスにより少なくとも部分的に行われる表面反応により生じる。

いくつかの実施形態では、抵抗切り替え酸化物層１８は、準化学量論的金属酸化物（ｓｕｂ−ｓｔｏｉｃｈｉｏｍｅｔｒｉｃｍｅｔａｌｏｘｉｄｅ）を含んでもよく、これは、ＭＯ_ｘで表され、ここで、Ｍは金属であり、ｘは化学量論的飽和値より小さい値を示す。抵抗切り替え酸化物層１８が酸化ハフニウムを含む実施形態では、準化学量論的酸化物は、ＨｆＯ_ｘであり、ここで、ｘは飽和化学量論的値２よりも小さい値である。

準化学量論的組成を有する抵抗切り替え酸化物層１８は、ＲＲＡＭ（登録商標）装置の切り替えの態様を制御するために用いられうることが理解される。例えば、酸化物の準化学量論的組成は、酸化物内の酸素空孔を生じさせ、これは、ＲＲＡＭ（登録商標）装置の切り替え状況下で流動的になる。いくつかの実施形態では、この組成は、切り替え電圧、切り替え電流及びデータ保持のようなＲＲＡＭ（登録商標）装置の特定の切り替え及び他のパラメータを得るために調整される。

いくつかの実施形態では、準化学量論的組成は、抵抗切り替え層１８と第１及び第２の電極の一方又は両方の間の遷移金属元素の層のような反応性金属層を堆積することにより実現される。これらの実施形態では、反応性金属層は、準化学量論的組成を形成するために、後続のプロセス時又はデバイス動作時に抵抗切り替え層１８と混合される。いくつかの実施では、反応性金属層を形成する金属は、とりわけ、抵抗切り替え酸化物層又はＮｉ，Ｈｆ，Ｚｒ，Ｃｕ，Ｔａ，Ｔａ，Ｔｉ，Ｓｉ及びＡｌを含む他の金属を形成する金属を含む。これらの実施形態では、抵抗切り替え層１８は、抵抗切り替え層１８と第１及び第２の電極の一方又は両方を挿入する反応性金属層と接触する。

いくつかの他の実施形態では、準化学量論的組成は、堆積温度及びＡＬＤサイクルのような堆積パラメータを制御することにより、抵抗切り替え層１８自体の組成を制御することによって実現される。これらの実施形態では、抵抗切り替え層は、第１及び第２の電極の一方又は両方と接触する。いくつかの実施では、ｘは、約１．０から約２．０の間の値（つまり、５０％から１００％の化学量論的な値）であってもよい。いくつかの他の実施では、ｘは、約１．５から約２．０の間の値（つまり、７５％から１００％の化学量論的な値）であってもよい。準化学量論的な値の同様の度数は、上記で挙げられた他の金属酸化物システムで表されてもよい。

上述したように、いくつかの実施形態では、抵抗切り替え酸化物層１８は、Ｍ_ｚＮ_ｙＯ_ｘにより表される準化学量論的金属酸化物の合金を含んでもよく、ここで、Ｍは第１の金属であり、Ｎは第２の金属であり、Ｏは酸素であり、ｚ及びｙは、それぞれ、第１及び第２の金属の相対的な量を表し、ｘは飽和化学量論的値のより小さい値を表す。例えば、準化学量論的金属酸化物は、Ｈｆ_ｚＡｌ_ｙＯ_ｘであってもよく、ここで、ｚ及びｙは、Ｈｆ及びＡｌの相対的な量を表し、ｘは、化学量論的飽和値よりも小さい値を表す。上述したように、酸化物の準化学量論的組成は、酸化物内に酸素空孔を生じさせ、これは、ＲＲＡＭ（登録商標）装置の切り替え状況下で流動的になる。一つの実施では、ｘは、化学量論的値の約７５から１００％の間の値であってもよい。別の実施では、ｘは、化学量論的値の約５０から７５％の間の値であってもよい。

いくつかの実施形態では、例えば、ＨｆＯ_ｘを含む抵抗切り替え酸化物層１８は、前駆体としてＨｆＡｌ_４及びＨ_２Ｏを用いて熱ＡＬＤにより堆積される。いくつかの他の実施形態では、ＨｆＯ_ｘを含む抵抗切り替え酸化物層１８は、オゾン及び／又はＨ_２Ｏを有する前駆体としてＴＥＭＡＨｆ又はその誘導体を用いることにより熱ＡＬＤによって堆積される。

いくつかの実施形態では、抵抗切り替え酸化物層１８は、例えば、Ａｌ、Ｔｉ、Ｎｉのような金属ドーパントでドープされる。例えば、抵抗切り替え酸化物層１８は、Ｈｆ_ｚＡｌ_ｙＯ_ｘを形成するために、アルミニウム（例えば、Ａｌ_２Ｏ_３）でドープされてもよく、ここで抵抗切り替え酸化物層１８は、ＨｆＯ_ｘである。いくつかの実施形態では、ＨｆＴｉＯ_ｘを含む抵抗切り替え酸化物層１８は、Ａｌ_２Ｏ_３前駆体としてＴＭＡ及びＨ_２Ｏを用いて熱ＡＬＤにより堆積される。いくつかの実施形態では、Ａｌ濃度は、約１原子パーセントから約２０原子パーセントの間の範囲にある（つまり、ｚ＝０．９５かつｙ＝０．０５）。いくつかの実施形態では、Ａｌ濃度は、約１原子パーセントから約１０原子パーセントの間の範囲にある（つまり、ｚ＝０．９０かつｙ＝０．１０）。

上記で述べたように、アルミニウム以外の金属ドーパントも可能である。いくつかの実施形態では、抵抗切り替え酸化物層１８は、チタン（例えば、ＴｉＯ_２の形態）でドープされ、これは、Ｈｆ_ｚＴｉ_ｙＯ_ｘを形成することができ、切り替え酸化物層１８はＨｆＯ_ｘである。いくつかの他の実施形態では、抵抗切り替え酸化物層１８のＨｆＯ_ｘは、Ｈｆ_ｚＴｉ_ｙＯ_ｘを形成するために、ニッケル（例えば、ＮｉＯ_２の形態）でドープされる。

本明細書に記載され、かつ以下のグラフの図からわかるように、抵抗切り替え酸化物層１８の堆積温度は、切り替え状況及びＲＲＡＭ（登録商標）装置の他のデバイスパラメータを制御することが重要であることが理解される。例えば、堆積温度は、例えば、準化学量論的な度数及び水素及び／又は炭素含有量のような組成に相関しうる。いくつかの実施形態では、抵抗切り替え酸化物層１８は、約２００℃から約３２５℃の範囲の温度で堆積される。別の実施形態では、抵抗切り替え酸化物層１８は、約２００℃から約２５０℃の範囲の温度で堆積される。さらに別の実施形態では、抵抗切り替え酸化物層１８は、約２２０℃から約２３０℃の範囲、例えば、２２５℃の温度で堆積される。

一実施形態では、ＨｆＯ_ｘを含む抵抗切り替え酸化物層１８の厚さは、約４０ｎｍから約１ｎｍの範囲、例えば、２０ｎｍの範囲を有する。別の実施形態では、ＨｆＯ_ｘを含む抵抗切り替え酸化物層１８の厚さは、約２０ｎｍから約１ｎｍの範囲、例えば、１０ｎｍの範囲を有する。さらに別の実施形態では、ＨｆＯ_ｘを含む抵抗切り替え酸化物層１８の厚さは、約１０ｎｍから約１ｎｍの範囲、例えば、５ｎｍの範囲を有する。

いくつかの実施形態では、セル積層体５０は、抵抗切り替え酸化物層１８において酸素空孔の形成を促進する酸素空孔形成層６０をさらに備えてもよい。いくつかの実施形態では、酸素空孔形成層６０は、抵抗切り替え酸化物層１８の金属元素（すなわち、Ｍ又はＭ及びＮ）を含む。例えば、抵抗切り替え酸化物層１８がＨｆＯ_ｘの場合_、酸素空孔形成層６０は、Ｈｆ元素を含む。

いくつかの他の実施形態では、酸素空孔形成層６０は、同一の金属元素を含み、抵抗切り替え層よりも酸素含有量が化学量論的に実質的に少ない準化学量論的金属酸化物（つまり、ＭＯ_ｘ又はＭ_ｚＮ_ｙＯ_ｘ））を含む。いくつかの実施では、ｘは、化学量論的値の約２５％から約５０％の間の値であってもよい。いくつかの他の実施では、ｘは、化学量論的値の約１％から約２５％の間の値であってもよい。例えば、抵抗切り替え層１８は、ＨｆＯ_１．５の化学量論組成を有することができ、酸素空孔形成層６０は、ＨｆＯ_０．５の化学量論組成を有することができる。

いくつかの実施形態では、第１の電極１６及び第２の電極１４の一方又は両方は、熱原子層堆積（ＡＬＤ）により形成されることができ、金属窒化物を含むことができる。いくつかの実施形態では、熱ＡＬＤにより形成された第２の電極１４は、ＴｉＣｌ_４及びＮＨ_３を含む前駆体を用いたＴｉＮ層を含む。

いくつかの他の実施形態では、熱原子層堆積（ＡＬＤ）により形成される第１の電極１６及び第２の電極１４の一方又は両方は、約４００℃を下回る温度で形成されるＴｉＮ層を含む。別の実施形態では、熱ＡＬＤにより形成された第２の電極１４は、約３５０℃から４００℃の間の温度で形成されるＴｉＮ層を含む。さらに別の実施形態では、熱ＡＬＤにより形成された第２の電極１４は、約３００℃から３５０℃の間の温度で形成されるＴｉＮ層を含む。

いくつかの実施形態では、熱ＡＬＤにより形成される第１の電極１６及び第２の電極１４の一方又は両方は、約１ｎｍから約１００ｎｍの厚さを有するＴｉＮ層を含む。別の実施形態では、熱ＡＬＤにより形成される第２の電極１４は、約５ｎｍから約５０ｎｍの厚さを有するＴｉＮ層を含む。さらに別の実施形態では、熱ＡＬＤにより形成される第２の電極１４は、約５ｎｍから約３０ｎｍの厚さ、例えば、１０ｎｍの厚さを有するＴｉＮ層を含む。

図４は、ＲＲＡＭ（登録商標）セルの状態を変化させうる３つのアクセスオペレーションを示す模式的な電流‐電圧（Ｉ‐Ｖ）曲線８０を示す。形成オペレーションは、製造されるＲＲＡＭ（登録商標）セルに印加される初回の電気パルスを示す。本明細書に示される電気パルスは、適切な電圧又は電気パルスを含むことができる。また、電気パルスは、例えば、ＤＣ電圧スイープ等が印加される間に、電圧及び／又は電流の度合いの変化を有している。図４では、ｘ軸は、図３のＲＲＡＭ（登録商標）セル積層体のようなＲＲＡＭ（登録商標）セル積層体に亘って印加される電圧を表す。ｙ軸は、与えられた電圧でＲＲＡＭ（登録商標）セルを積層体を通じて電流を流すことを表す。

図４では、フォーミングオペレーションを表すＩ‐Ｖ曲線は、初期電圧Ｖ_ＩＮＩＴからフォーミング開始電圧Ｖ_{ＦＯＲＭＳＴＡＲＴ}への電圧軸の範囲にあるプレフォーミング高抵抗状態（ＨＲＳ）Ｉ−Ｖ部分８２を含み、電圧の与えられた変化に対する電流において相対的にゆっくりと増加することにより特徴付けられる。フォーミングオペレーションを表すＩ‐Ｖ曲線は、ＲＲＡＭ（登録商標）セルが、プレフォーミングＨＲＳから後に形成される低い抵抗状態（ＬＲＳ）へその状態を変化しているときに、Ｖ_{ＦＯＲＭＳＴＡＲＴ}からＶ_{ＦＯＲＭＥＮＤ}への電圧軸の範囲にあるフォーミングＨＲＳ−ｔｏ−ＬＲＳ遷移Ｉ−Ｖ部分８４を含み、与えられた電圧の変化に対する電流の相対的に鋭い増加によって特徴付けられる。Ｖ_{ＦＯＲＭＥＮＤ}からＶ_ＩＮＩＴへのリターン経路を表すＩ‐Ｖ曲線は、第１のＬＲＳリターン経路Ｉ‐Ｖ部分８６により表される。

いくつかの施形態では、フォーミング電圧Ｖ_{ＦＯＲＭＳＴＡＲＴ}及びＶ_{ＦＯＲＭＥＮＤ}は、酸化物の降伏電圧（ｂｒｅａｋｄｏｗｎｖｏｌｔａｇｅ（ＢＶ））に関連しており、これは、電界に比例しうる。よって、フォーミング電圧は、厚さ、密度、組成、及び他の特性の中でも抵抗切り替え酸化物層の全体の品質のような要因に依存しうる。このように、これらの電圧は、堆積温度及びＡＬＤサイクルタイムのような熱ＡＬＤの上述した堆積パラメータを調整することにより制御されることができる。

ＲＥＳＥＴオペレーションを表すＩ‐Ｖ曲線は、初期電圧Ｖ_ＩＮＩＴからＲＥＳＥＴ開始電圧Ｖ_{ＲＥＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＬＲＳＩ‐Ｖ部分８８を含み、与えられた電圧の変化に対する電流の相対的にゆっくりとした減少により特徴付けられる。ＲＥＳＥＴオペレーションを表すＩ‐Ｖ曲線は、Ｖ_{ＲＥＳＥＴＳＴＡＲＴ}からＶ_{ＲＥＳＥＴＥＮＤ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳ−ｔｏ−ＨＲＳ遷移Ｉ‐Ｖ部分９０を含み、ＲＲＡＭ（登録商標）セルが、ＬＲＳからＨＲＳへその状態を変化しているときに、与えられた電圧の変化に対する相対的に鋭い電流の減少により特徴付けられる。Ｖ_{ＲＥＳＥＴＥＮＤ}からＶ_ＩＮＩＴへのリターン経路を表すＩ‐Ｖ曲線は、ＨＲＳリターン経路Ｉ−Ｖ部分９２により表される。

ＳＥＴオペレーションを表すＩ‐Ｖ曲線は、初期電圧Ｖ_ＩＮＩＴからＳＥＴ開始電圧Ｖ_{ＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＨＲＳＩ−Ｖ部分９４を含み、与えられた電圧の変化に対する相対的にゆっくりとした電流の減少により特徴付けられる。このＩ−Ｖ部分は、Ｉ−Ｖ曲線を形成する類似のＩ−Ｖ部分よりも漏洩しやすい。ＳＥＴオペレーションを表すＩ‐Ｖ曲線は、Ｖ_{ＳＥＴＳＴＡＲＴ}からＶ_{ＳＥＴＥＮＤ}への電圧軸の範囲にあるＳＥＴＨＲＳ−ｔｏ−ＬＲＳ遷移Ｉ−Ｖ部分９６をさらに含み、ＲＲＡＭ（登録商標）セルが、ＨＲＳからＬＲＳへその状態を変化しているときに、与えられた電圧の変化に対する相対的に鋭い電流の増加により特徴付けられる。Ｖ_{ＳＥＴＥＮＤ}からＶ_ＩＮＩＴへのリターン経路を表すＩ‐Ｖ曲線は、第２のＬＲＳリターン経路Ｉ−Ｖ部分９８により表される。

図５から１０では、本発明のいくつかの実施形態に係る、抵抗切り替え酸化物層の材料及びＲＲＡＭ（登録商標）デバイスに同様に打ち込まれるものの電気的特性が説明される。図５から７の抵抗切り替え酸化物層の実施形態は、約３２５℃以下で行われる熱ＡＬＤにより形成される。有利には、図３に関して上述した実施形態に係る、抵抗切り替え酸化物層を含むＲＲＡＭ（登録商標）セル積層体は、反応性金属層を含んでいない。したがって、図８から１０の実施形態では、ＲＲＡＭ（登録商標）装置は、第１及び第２の電極と接触する抵抗切り替え酸化物層を含む。

図５は、本発明の実施形態に係る抵抗切り替え酸化物層の組成上の深さプロファイルを示す。特に、図５の左側の軸は、表面に対する抵抗切り替え酸化物層からの深さの関数としてのＨｆ金属に対応する電子エネルギーにおいて測定された４０ｎｍのＨｆＯ_２膜の原子％単位の量子ｘ線光電子強度を表す。それぞれ、正方形及びダイヤモンド形を接続して表される第１及び第２のＨｆ原子パーセント深さプロファイル１０２及び１０４は、それぞれ、２つの異なる温度３００℃及び２２５℃で堆積される化学量論的なＨｆＯ_２膜におけるＨｆの深さプロファイルを表す。重なったプロファイル１０２及び１０４は、２２５℃の堆積温度が、より高い３００℃の堆積温度に比べて、相対的に高いピークＨｆ原子パーセントをもたらすことを示す。また、深さプロファイルは、例示ｔ系なＨｆＯ_２膜が、膜の中間深さ（約２５ｎｍの深さ）で最も高いＨｆ含有量を有することを示す。

図５の右側の軸は、Ｈｆ金属のＸ線光電子強度に対する、表面に対する抵抗切り替え酸化物層からの深さの関数としての各電子エネルギーにおいて測定された酸素のＸ線光電子強度の比を表す。それぞれ、開口した正方形及びｘ記号を接続して表される第１及び第２の原子比深さプロファイル１０６及び１０８は、それぞれ、３００℃及び２２５℃の２つの異なる温度で堆積される化学量論的なＨｆＯ_２膜におけるＨｆの深さプロファイルを示す。重なったプロファイル１０６及び１０８は、ＨｆＯ_ｘの抵抗切り替え層が、約１．５と２の間のｘの値を有することを示す。また、重なったプロファイルは、２２５℃の堆積温度が、より高い３００℃の堆積温度に比べて、約５％相対的に低い酸素の原子パーセント（すなわち、高いＨｆ原子パーセント）をもたらすことを示す。

図６は、本発明の実施形態に係る抵抗切り替え酸化物層の酸化物降伏電圧（ＢＶ）曲線１１０を示す。ｙ軸は、抵抗切り替え酸化物層が、かなりの（不可逆な）降伏を受ける電圧を示し、これは、図４に関連して説明されたように、いくつかの実施形態のＲＲＡＭ（登録商標）装置を形成することに類似する。ｘ軸は、抵抗切り替え酸化物の厚さを示す。第１及び第２のＢＶ曲線１１２及び１１４は、それぞれ、２２５℃及び３００℃で堆積されるＨｆＯ_２に対応する。重複したＢＶ曲線１１２及び１１３は、２２５℃及び３００℃で堆積される両方のＨｆＯ_２膜が、期待されるような大きな厚さで高いＢＶを表示する一方で、厚さの与えられた増加に対するＢＶの量の増加が、３００℃で堆積されるＨｆＯ_２膜と比べて２２５℃で堆積されるＨｆＯ_２膜のほうが大きいということを示す。その結果、１０ｎｍの膜については、２２５℃で堆積される膜は、３００℃で堆積される膜に比べて非常に高いＢＶを有する。ＳＥＴ電圧Ｖ_ＳＥＴよりも実質的に高いフォーミング電圧Ｖ_ＦＯＲＭは、大量の電流を供給するための大量のトランジスタを含む多くの理由から望ましくない。よって、堆積温度は、Ｖ_ＦＯＲＭをチューニングする重要な役割を果たすことができる。

図７は、それぞれ、２００℃、２２５℃、２５０℃及び３００℃で堆積される第１から第４の１０ｎｍのＨｆＯ_２抵抗切り替え酸化物層に対応するｋ値のバーチャート１２２，１２４、１２６及び１２８を示す誘電率（ｋ値）比較チャート１２０を示す。ｋ値比較チャート１２０は、１０ｎｍのＨｆＯ_２膜のｋ値が、約１５から２０の間であり、堆積温度によって大きく変化しないということを示す。

図８及び９は、ＴｉＮを含む第１及び第２の電極間に配置されるＨｆＯ_ｘの抵抗切り替え酸化物層を含むＲＲＡＭ（登録商標）セルのＩ−Ｖ曲線を示す。図８のＩ−Ｖ曲線１３０は、２２５℃で成長した１０ｎｍＨｆＯ_ｘを有するＲＲＡＭ（登録商標）セルに対応し、図９のＩ−Ｖ曲線１４０は、２２５℃で成長した５ｎｍＨｆＯ_ｘを有するＲＲＡＭ（登録商標）セルに対応する。

図８のＩ−Ｖ曲線１３０のＳＥＴ部分は、約０のＶ_ＩＮＩＴから約０．７ＶのＶ_{ＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＳＥＴＨＲＳＩ−Ｖ部分１３２と、約０．７ＶのＶ_{ＳＥＴＳＴＡＲＴ}から約０．８ＶのＶ_{ＳＥＴＥＮＤ}への電圧軸の範囲にあるＳＥＴＨＲＳ−ｔｏ−ＬＲＳ遷移Ｉ−Ｖ部分１３４と、約０．８ＶのＶ_{ＳＥＴＥＮＤ}から約０のＶ_ＩＮＩＴにあるＳＥＴリターンＩ−Ｖ部分１３６と、を含む。

図８のＩ−Ｖ曲線１３０のＲＥＳＥＴ部分は、約０のＶ_ＩＮＩＴから約−１．２ＶのＶ_{ＲＥＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳＩ−Ｖ部分１３８と、約−１．２ＶのＶ_{ＲＥＳＥＴＳＴＡＲＴ}から約−１．５ＶのＶ_{ＲＥＳＥＴＥＮＤ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳ−ｔｏ−ＨＲＳ遷移Ｉ−Ｖ部分１４０と、約−１．５ＶのＶ_{ＲＥＳＥＴＥＮＤ}から約０のＶ_ＩＮＩＴにあるＲＥＳＥＴリターンＩ−Ｖ部分１４２と、を含む。

図９のＩ−Ｖ曲線１４０のＳＥＴ部分は、約０のＶ_ＩＮＩＴから約０．９ＶのＶ_{ＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＳＥＴＨＲＳＩ−Ｖ部分１４２と、約０．９ＶのＶ_{ＳＥＴＳＴＡＲＴ}から約１．０ＶのＶ_{ＳＥＴＥＮＤ}への電圧軸の範囲にあるＳＥＴＨＲＳ−ｔｏ−ＬＲＳ遷移Ｉ−Ｖ部分１４４と、約１．５ＶのＶ_{ＳＥＴＥＮＤ}から約０のＶ_ＩＮＩＴにあるＳＥＴリターンＩ−Ｖ部分１４６と、を含む。

図９のＩ−Ｖ曲線１４０のＲＥＳＥＴ部分は、約０のＶ_ＩＮＩＴから約−０．７ＶのＶ_{ＲＥＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳＩ−Ｖ部分１４８と、約−０．７ＶのＶ_{ＲＥＳＥＴＳＴＡＲＴ}から約−１．２ＶのＶ_{ＲＥＳＥＴＥＮＤ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳ−ｔｏ−ＨＲＳ遷移Ｉ−Ｖ部分１５０と、約−１．２ＶのＶ_{ＲＥＳＥＴＥＮＤ}から約０のＶ_ＩＮＩＴにあるＲＥＳＥＴリターンＩ−Ｖ部分１５２と、を含む。

２２５℃で成長した１０ｎｍのＨｆＯ_ｘ及び２２５℃で成長した５ｎｍのＨｆＯ_ｘを有するＲＲＡＭ（登録商標）セルのそれぞれに対応する図８及び９のＩ−Ｖ曲線１３０及び１４０は、それぞれ、２５及び２０の０．３ＶでＶ_ＲＥＡＤにより測定されたときのＯＮ／ＯＦＦ比を示す。

図１０は、ＴｉＮを含む第１及び第２の電極間に配置されるＨｆ_ｚＡｌ_ｙＯ_ｘ抵抗切り替え酸化物層を含むＲＲＡＭ（登録商標）セルのＩ−Ｖ曲線を示す。図８のＩ−Ｖ曲線１５０は、３００℃で成長し、約５原子パーセントのＡｌ（つまり、ｚ＝０．９５かつｙ＝０．０５）でドープされた５ｎｍのＨｆ_ｚＡｌ_ｙＯ_ｘを有するＲＲＡＭ（登録商標）セルに対応する。Ｈｆ_ｚＡｌ_ｙＯ_ｘの抵抗切り替え酸化物層は、３．８Ｖの膜のＢＶを有する。

図１０のＩ−Ｖ曲線１５０のＳＥＴ部分は、約０のＶ_ＩＮＩＴから約０．７ＶのＶ_{ＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＳＥＴＨＲＳＩ−Ｖ部分１５２と、約０．７ＶのＶ_{ＳＥＴＳＴＡＲＴ}から約０．８ＶのＶ_{ＳＥＴＥＮＤ}への電圧軸の範囲にあるＳＥＴＨＲＳ−ｔｏ−ＬＲＳ遷移Ｉ−Ｖ部分１５４と、約１．５ＶのＶ_{ＳＥＴＥＮＤ}から約０のＶ_ＩＮＩＴにあるＳＥＴリターンＩ−Ｖ部分１５６と、を含む。

図１０のＩ−Ｖ曲線１６０のＲＥＳＥＴ部分は、約０のＶ_ＩＮＩＴから約−１．３ＶのＶ_{ＲＥＳＥＴＳＴＡＲＴ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳＩ−Ｖ部分１５８と、約−１．３ＶのＶ_{ＲＥＳＥＴＳＴＡＲＴ}から約−１．５ＶのＶ_{ＲＥＳＥＴＥＮＤ}への電圧軸の範囲にあるＲＥＳＥＴＬＲＳ−ｔｏ−ＨＲＳ遷移Ｉ−Ｖ部分１６０と、約−１．５ＶのＶ_{ＲＥＳＥＴＥＮＤ}から約０のＶ_ＩＮＩＴにあるＲＥＳＥＴリターンＩ−Ｖ部分１６２と、を含む。

５ｎｍのＨｆ_ｚＡｌ_ｙＯ_ｘを有するＲＲＡＭ（登録商標）セルに対応する図１０のＩ−Ｖ曲線１５０は、約４０の０．３ＶでＶ_ＲＥＡＤにより測定されたときのＯＮ／ＯＦＦ比を示す。

当業者により、本発明から逸脱されない範囲で種々の省略、追加および変形が、本発明の範囲を逸脱しない限り、当業者によりなされうることがわかる。このような変更および変形の全ては、添付の特許請求の範囲により規定されるような、本発明の範囲内で逸脱しないことが意図される。

Claims

抵抗変化型メモリ（ＲＲＡＭ（登録商標））装置を形成する方法であって、
第１の電極を形成するステップと、
約３２５℃以下で熱原子層堆積（ＡＬＤ）により金属酸化物を含む抵抗切り替え酸化物層を形成するステップと、
熱原子層堆積（ＡＬＤ）により第２の電極を形成するステップと、を備え、
前記抵抗切り替え酸化物層は、前記第１の電極と前記第２の電極との間に挿入される、方法。
前記抵抗切り替え酸化物層を形成するステップは、前記金属酸化物を堆積した後に前記抵抗切り替え酸化物層の表面を表面改質プラズマ処理に露出せずに行われる請求項１に記載の方法。
前記抵抗切り替え酸化物層を形成するステップは、ハフニウム酸化物を堆積するステップを備える請求項２に記載の方法。
前記ハフニウム酸化物は、化学式ＨｆＯ_ｘを有し、ここでｘは、約１．５から２の間である請求項３に記載の方法。
前記抵抗切り替え酸化物層を形成するステップ及び前記第２の電極を形成するステップは、約２００℃から約３００℃の間の範囲にある温度で行われる請求項４に記載の方法。
前記抵抗切り替え酸化物層を形成するステップは、約２００℃から約２５０℃の間の範囲にある温度でＨｆＯ_ｘを堆積するステップを備える請求項４に記載の方法。
前記抵抗切り替え酸化物層を形成するステップは、ＨｆＣｌ_４及びＨ_２Ｏを含む前駆体を用いてＨｆＯ_ｘを堆積するステップを備える請求項４に記載の方法。
前記第１の電極を形成するステップ及び前記第２の電極を形成するステップは、金属窒化物を堆積するステップを含む請求項６に記載の方法。
前記第１の電極及び前記第２の電極は、前記抵抗切り替え酸化物層に接触する請求項８に記載の方法。
前記金属窒化物を堆積するステップは、ＴｉＮ層を堆積するステップを備える請求項８に記載の方法。
前記第２の電極を形成するステップは、ＴｉＣｌ_４及びＮＨ_３を含む前駆体を用いてＴｉＮを堆積するステップを備える請求項１０に記載の方法。
前記第２の電極を形成するステップは、約４００℃以下の温度でＴｉＮ層を堆積するステップを備える請求項１１に記載の方法。
前記第２の電極を形成するステップは、約３００℃から約３５０℃の間の温度でＴｉＮ層を堆積するステップを備える請求項１２に記載の方法。
前記第１の電極を形成するステップは、ＴｉＣｌ_４及びＮＨ_３を含む前駆体を用いてＴｉＮ層を堆積するステップを備える請求項１２に記載の方法。
前記ＲＲＡＭ（登録商標）装置は、異なる垂直レベルで形成される複数の第１の電極を備える三次元ＲＲＡＭ（登録商標）装置であり、前記第２の電極は、垂直に延びる導電性ロッドを備える請求項１に記載の方法。
前記第１の電極を形成するステップは、基板表面に亘って第１の電極層を堆積するステップを含み、前記第１の電極層は、前記基板表面と略平行な主表面を有し、
前記抵抗切り替え酸化物層を形成するステップは、前記第１の電極層を通じて形成される穴の側壁面にライニングされ、前記穴は、垂直方向に延びており、
前記第２の電極を形成するステップは、前記抵抗切り替え酸化物層に第２の電極層を堆積するステップを含む請求項１５に記載の方法。
前記第１の電極層を堆積するステップは、導電性金属窒化物を堆積するステップを備える請求項１６に記載の方法。
前記第１の電極層を堆積するステップは、犠牲層を堆積するステップを備え、前記第１の電極を形成するステップは、前記犠牲層を導電性金属窒化物と置換するステップをさらに含む請求項１６に記載の方法。
前記第１の電極を形成するステップは、基板表面に亘って犠牲層を堆積するステップを含み、前記犠牲層は、前記基板表面と略平行な主表面を有し、
前記第２の電極を形成するステップは、前記犠牲層を通じて形成される穴の側壁面に第２の電極層を堆積するステップを含み、
前記抵抗切り替え酸化物層を形成するステップは、前記犠牲層を除去することにより形成されるキャビティをライニングするステップを備え、
前記第１の電極を形成するステップは、前記抵抗切り替え酸化物層に第１の電極層を堆積するステップをさらに備える請求項１５に記載の方法。
前記ＲＲＡＭ（登録商標）装置を形成する前にトランジスタを形成するステップをさらに備え、前記ＲＲＡＭ（登録商標）装置は、前記トランジスタに亘って形成される請求項１５に記載の方法。
前記穴は、約２０ｎｍから約１００ｎｍの範囲の直径及び約０．５μｍから約５μｍの範囲の深さを有する請求項１６に記載の方法。
抵抗変化型メモリ（ＲＲＡＭ（登録商標））装置を形成する方法であって、
金属窒化物を含む第１の電極を形成するステップと、
３２５℃以下で熱原子層堆積（ＡＬＤ）により金属酸化物を含む抵抗切り替え酸化物層を形成するステップと、
原子層堆積（ＡＬＤ）により金属窒化物を含む第２の電極を形成するステップと、を備え、
前記抵抗切り替え酸化物層は、前記第１の電極と接触する第１の表面及び前記第２の電極と接触する第２の表面を有し、前記第１の表面と前記第２の表面とは、互いに対向している、方法。
前記抵抗切り替え酸化物層を形成するステップは、前記金属酸化物を堆積した後に前記抵抗切り替え酸化物層の表面を表面改質プラズマ処理に露出せずに行われる請求項２２に記載の方法。