JP2005536071A - プログラム可能デバイスに原子層堆積法を利用する方法及び装置 - Google Patents
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Abstract
一特徴において、プログラム可能なデバイスの状態を設定し、再プログラムする装置を提供する。一特徴において、開口が、基板(110)上に形成されたコンタクト(170)を晒す、誘電体(210)を貫いて形成される方法を提供する。電極(230)は、原子層堆積(ALD)法を用いて、誘電体(210)の壁にコンフォーマルに堆積される。プログラム可能材料(404)は電極(230)上に形成され、導体(410)は
プログラム可能材料(404)上に形成される。一特徴において、バリア(408)は電極(230)とプログラム可能材料(404)との間に、ALD法を用いてコンフォーマルに堆積される。
プログラム可能材料(404)上に形成される。一特徴において、バリア(408)は電極(230)とプログラム可能材料(404)との間に、ALD法を用いてコンフォーマルに堆積される。
Description
相変化材料の状態を変化させることによりプログラムすることができる組成変化コンタクトを有する、相変化型メモリデバイスを含むプログラム可能デバイスに関する
代表的なコンピュータ又はコンピュータ関連装置は、通常、メインメモリ又はランダムアクセスメモリ(RAM)という、物理的メモリを有する。一般に、RAMはコンピュータプログラムに利用可能なメモリであり、読み出し専用メモリ(ROM)は、例えば、コンピュータを起動し、診断を実行するプログラムを記憶するために使用されるメモリである。代表的なメモリアプリケーションは、DRAM(Dynamic Random Access Memory)、SRAM(Static Random Access Memory)、EPROM(Erasable Programmable Read−Only Memory)及びEEPROM(Electrically Erasable Programmable Read−Only Memory)を含む。
固体メモリデバイスは、典型的には、メモリアプリケーションにおける各々のメモリビットに対して微細な電子回路素子(例えば、ビット当たり1乃至4このトランジスタ)を有する。1つ又はそれ以上の電子回路素子が各々のメモリビットに対して必要とされるため、これらのデバイスは、メモリチップの密度を限定する情報のビットを記憶するために著しいチップの“不動産”を消費し得る。EEPROMのような、これらのデバイスの一次“不揮発性”メモリ素子は、典型的には、各々のメモリビットを記憶するために電界効果トランジスタのゲートに電荷を保持し、再プログラム可能性が制限されたフローティングゲート型電界効果トランジスタを用いる。これらのメモリデバイスの種類は又、プログラムするには比較的遅い。
相変化型メモリデバイスは、相変化材料、即ち、電子メモリアプリケーションに対して、一般的な非晶質状態と一般的な結晶質状態との間で電子的にスイッチングできる材料を用いる。Energy Conversion Devices社(米国、ミシガン州、トロイ市)により最初に開発されたメモリ素子の一種類は、一アプリケーションにおいて、一般的な非晶質状態の構造的状態と一般的な結晶質状態の局所秩序の間で、又は、完全な非晶質状態と完全な結晶質状態との間の全体的スペクトルに亘る局所秩序の異なる検出可能状態間で、電子的にスイッチングされることができる。そのようなアプリケーションのために適切な、典型的な材料は、種々のカルコゲナイド元素を用いる材料を含む。これらの電子メモリデバイスは、典型的には、メモリ記憶素子として電界効果トランジスタデバイスを用いないが、電子的関連で、薄膜のカルコゲナイド材料の一体構造から構成される。その結果、非常に小さいチップの“不動産”が情報のビットを記憶するために必要とされ、これにより、特有の高密度のメモリチップを提供する。結晶質状態、反結晶質状態、非晶質状態又は半非晶質状態に設定されたとき、値が材料の物理的状態(例えば、結晶質又は非晶質)を表すように再プログラムされるまでその値が保たれるという点で、状態変化材料は又、真に不揮発性である。それ故、相変化メモリ材料は、不揮発性メモリにおいて重要な改善を示す。
固体及び相変化メモリに共通の一の特性は、特に、メモリ素子の設定又は差異プログラミングにおいて、著しく電力を消費することである。電力消費は、電力電池(例えば、バッテリ)に依存する携帯装置において、特に重要である。メモリデバイスの電力消費を低減させることが望ましい。
固体及び相変化メモリに共通の他の特性は、非晶質状態及び結晶質状態からの/への限定された再プログラム可能なサイクル寿命である。更に、長い間に、相変化材料は、非晶質状態及び結晶質状態から/に信頼性高く再プログラムすることに失敗するようになる。相変化メモリ材料のプログラム可能なサイクル寿命を増加させることが望ましい。
相変化材料の化学反応性及びデラミネーションは、固体及び相変化メモリデバイスに共通の関心事である。コンタクトへの相変化材料の付着力を増加すること及びコンタクトと相変化材料との化学反応性を著しく減少させることとが望ましい。
本発明の優位性については、図面を参照して、以下の詳細説明を読むことにより明らかになるであろう。
代表的な実施形態について、特定の構成を参照して説明する。当業者は、同時提出の特許請求の範囲における範囲内で種々の変形及び修正が可能であることを理解するであろう。更に、周知の素子、デバイス、構成要素、回路、処理段階等については、本発明を不明瞭にすることを回避するために、詳細に説明しないこととする。
非晶質状態及び結晶質状態に再プログラムする、デバイスのメモリ素子の状態を決定するためにプログラム可能な材料を利用するメモリデバイス、について説明する。上記メモリ装置及び方法は、装置の信頼性の改善、プログラム可能なサイクル寿命の改善及び従来の装置に比べて電力消費の低減を提供する。更に、実施形態においては、本発明の装置は、従来のプロセスのツール設定及び設備を用いて製造可能である。
実施形態においては、原子層堆積(ALD)法は、メモリデバイスにおけるリセット、設定及び読み取り動作のための必要なプログラミング電流の低減を含む、電極デバイス構成の優位性を提供する。化学的気相堆積(CVD)技術の代わりにALD法又は原子層化学的気相堆積(ALCVD)法を利用することにより、非常に薄く、コンフォーマルな薄膜を堆積させるための能力を含む、電極デバイス構成の優位性を提供する。薄膜の膜厚は、1モノレイヤの膜厚により規定される分解能を有する堆積ステップの適用数により制御される。更に、ALD堆積法は、大面積に対する膜の均一度及び正確度を提供する。
図1は、ここで提供する説明に関連して形成され、提供される複数のメモリ素子から構成されたメモリアレイの実施形態の模式図である。この例において、メモリアレイ5の回路は、チップの一部において分離デバイス25と電気的に直列に相互接続されたメモリ素子30を有するxyグリッドを含む。アドレスライン10(例えば、列)及び20(例えば、行)は、一実施形態において、従来の方式で外部のアドレス回路構成に接続される。分離デバイスと組み合わされたメモリ素子のxyグリッドアレイの1つの目的は、アレイの隣接した又は遠いメモリアレイに格納された情報と干渉することなく、各々のディスクリーとメモリ素子が書き込まれ、読み出されることを可能にすることである。
図1のメモリデバイス5のようなメモリアレイを、基板の一部であって、基板の全体に亘って形成することができる。典型的な基板としてはシリコン基板のような半導体基板を含む。インフラ構造の一部として、セラミック材料、有機材料又はガラス材料を含む基板を含む他の基板は又適応可能であるが、それらに限定されない。シリコン半導体基板においては、ウェーハレベルにおいて、基板面に亘ってメモリアレイ5を製造することができ、次いで、ウェーハはシンギュレーションによりダイ又はチップに小さくされ、一部の又は全てのダイ又はチップはウェーハにおいて形成されたメモリアレイを有する。更なるアドレシング回路構成(例えば、デコーダ等)を形成することができることは、当業者には周知である。
図2乃至14は、図1のそれぞれのメモリ素子の製造についての実施形態を示す。図2は、基板、即ち、例えば、半導体(例えば、シリコン)基板の一部を示す。この例において、ホウ素のようなP型ドーパントが部分110に導入される。一実施例においては、適切なP型ドーパントの濃度は、基板100の部分110において5x1019乃至1x1020atoms/cm3(1cm3当たりの原子数)のオーダーであり、典型的にはP++で表される。基板100の部分110の重ね合わせは、この例においては、P型のエピタキシャルシリコンの部分120である。一実施例においては、ドーパントの濃度は1016乃至1017atoms/cm3のオーダーである。
図2は又、基板100のエピタキシャル部分120に形成されたSTI(シャロートレンチアイソレーション)構造130を示している。以下の説明で明らかになるように、一実施例においては、STI構造130は、この時点では、規定されるメモリセルのz方向の膜厚のみを用いて、メモリセルのz方向の膜厚を規定する役割を果たす。一実施形態においては、メモリセルのz方向の領域135A及び135Bは、z方向の寸法より大きいx方向の寸法を有するストリップとしてパターニングされる。他の特徴においては、STI構造130は、互いから個々のメモリ素子を、及び基板内又はその上に形成された関連する回路素子(例えば、トランジスタデバイス)を分離する役割を果たす。STI構造をパターニングするために用いられる当該技術分野のフォトリソグラフィ技術の現状においては、メモリセルの領域135A及び135Bのz方向の膜厚は0.25μm程の小ささのフィーチャサイズを形成することができる。
図3は、メモリセル領域135A及び135Bにおける更なる製造操作の後の図2の構造について、示す。各々のメモリセル領域(ストリップ)において、基板100のエピタキシャル部分120の重ね合わせは、信号ライン材料140である。一実施例においては、信号ライン材料140は、例えば、約1018乃至1019atoms/cm3(例えば、N+シリコン)のオーダーの濃度に燐又は砒素をドーピングすることにより形成された、N型ドーピングされたシリコンである。この例においては、信号ライン材料140は、アドレスライン、即ち、行ライン(例えば、図1の行ライン20)として機能する。信号ライン材料140の重ね合わせは、分離デバイス(例えば、図1の分離デバイス25)である。一実施例においては、分離デバイスは、N型シリコン部分150(例えば、約1014乃至1018atoms/cm3のオーダーのドーパント濃度)とP型シリコン部分160(例えば、約1019乃至1020atoms/cm3のオーダーのドーパント濃度)とから形成されたPNダイオードである。PNダイオードを示しているが、類似する他の分離構造が適応可能であることは明らかである。そのようなデバイスとしては、金属酸化物半導体(MOS)デバイスがあるが、これに限定されない。
図4は、基板100のエピタキシャル部分120においてトレンチ190を形成した後
のxy断面図における図3の構造を示す。トレンチ190は、この実施例においては、STI構造130に垂直に形成されている。トレンチ190はメモリセルのx方向の膜厚を規定する。現在のフォトリソグラフィ技術に従って、z方向の膜厚に対する適切なフィーチャサイズは0.25μmである。図4は又、トレンチ190により規定されたx方向の膜厚とSTI構造130により規定されたz方向の膜厚を有する、トレンチ190により分離されたメモリセル145A及び145Bを示している。x方向の膜厚の規定は、一実施形態においては、メモリセル領域135Aのメモリセル145A及び145Bを規定するためにメモリラインスタックの各々の導体又は信号ライン140に対するエッチングを含む。エッチングの場合、エッチングは、この実施例においては、導体又は信号ライン140の一部に対してメモリラインスタックを通して進められる。この時点でエッチングを終了するために、時限エッチングを用いることができる。パターニングに続いて、N型ドーパントが、メモリセル145Aと145Bとの間に約1018乃至1020atoms/cm3(例えば、N+シリコン)のオーダーのドーパント濃度を有するパケット200を形成するために各々のトレンチ190の下部に導入される。
のxy断面図における図3の構造を示す。トレンチ190は、この実施例においては、STI構造130に垂直に形成されている。トレンチ190はメモリセルのx方向の膜厚を規定する。現在のフォトリソグラフィ技術に従って、z方向の膜厚に対する適切なフィーチャサイズは0.25μmである。図4は又、トレンチ190により規定されたx方向の膜厚とSTI構造130により規定されたz方向の膜厚を有する、トレンチ190により分離されたメモリセル145A及び145Bを示している。x方向の膜厚の規定は、一実施形態においては、メモリセル領域135Aのメモリセル145A及び145Bを規定するためにメモリラインスタックの各々の導体又は信号ライン140に対するエッチングを含む。エッチングの場合、エッチングは、この実施例においては、導体又は信号ライン140の一部に対してメモリラインスタックを通して進められる。この時点でエッチングを終了するために、時限エッチングを用いることができる。パターニングに続いて、N型ドーパントが、メモリセル145Aと145Bとの間に約1018乃至1020atoms/cm3(例えば、N+シリコン)のオーダーのドーパント濃度を有するパケット200を形成するために各々のトレンチ190の下部に導入される。
パケット200の形成に続いて、二酸化珪素のような誘電体材料が、STI構造132を形成するためいとレンチ190内に形成される。より良好な表面(図示のような)は、次いで、例えば、化学的機械研磨法を用いる平坦化により得ることが可能である。図5は、STI構造130及び132により分離されたメモリセル(例えば、メモリセル145A及び145B)を有する、図4の構造のxz断面図である。
図6は、この実施例においては、コンタクト170を規定するためにP型シリコン部分160の一部にコバルトシリサイド(CoSi2)のような耐熱性金属シリサイドの材料の形成の後についての図4の構造(即ち、xy断面図)を示している。コンタクトは、一特徴において、チップにおける回路構造の周辺の回路構成の製造における低抵抗材料として機能する。
図7は、マスキング材料180の導入後の図6の構造を示している。下で更に明らかになるように、マスキング材料180は、一面、続くエッチング操作のためのエッチングストップとして機能する。一実施形態においては、マスキング材料180のための適切な材料は、窒化珪素(Si3N4)のような誘電体材料である。
図7は又、メモリセル145Aおよび45Bを覆うに十分な100Å乃至50,000Åのオーダーの膜厚になるようにその構造を覆って導入された誘電体材料210を示している。一実施形態においては、誘電体材料210はSiO2である。他の実施形態においては、誘電体材料210は、小さい熱伝導率κであって、好ましくは、κSiO2より小さく、更に好ましくは、κSiO2より3乃至10倍小さい熱伝導率に対して選択された材料である。一般に、SiO2及びSi3N4は1.0のオーダーの熱伝導率κの値を有する。それ故、SiO2に加えて、誘電体材料210のための適切な材料は、1.0より小さい熱伝導率κの値を有する材料を含む。1.0より小さい熱伝導率κの値を有する特定の高温高分子としては、カーバイド材料、エアロゲル、キセロゲル(κは0.1のオーダー)及びそれらの材料の誘導材料が挙げられる。
図8は、誘電体材料210及びマスキング材料180を通して開口部220を形成した後、即ちコンタクト170を露出した後の図7の構造を、同様の断面図で示している。開口部220の形成は、エッチング誘電体材料210及びマスキング材料180に対してであって、コンタクト170(例えば、コンタクト170はエッチングトップとして機能する)に対してではなく、選択したエッチャントを用いるエッチングによるパターニングを用いて、達成することが可能である。
図9は、ALDを利用して、電極材料230のコンフォーマルな形成を示す、同じ断面図による図8の構造を示している。ALDを利用するとき、一度に一種類の反応ガスを導入する。第1ガスは、誘電体210、マスキング材料180及びコンタクト170の表面上に“化学吸着”し、化学吸着層230Aを形成する。余分なガスは、そのときパージされ、第2ガスが導入される。このガスは化学吸着層230Aと反応し、堆積薄膜230Bのモノレイヤを形成する。個々の前駆体は、ガス相で前駆体が混合されることなく、順次に表面に対してパルス化される。各々の個々の前駆体は、一度に一層が形成されるような方式で原子層を形成するように、表面と反応する。ALDプロセスは自己制御型である。即ち、オーバードーズモードで表面に供給される分子数に拘らず、一度に一層のみが堆積するように、表面反応が起こり、終了する。薄膜は、周期的にガスの短いバーストを起こすことにより形成される。従来のCVDプロセスは、典型的には、500℃以上で処理される一方、ALD法は400℃以下で処理されることが可能であり、このことは、より低温の方向への産業界のトレンドに適合している。
側壁の薄膜は、電極(図11において更に明らかになるように)のx軸方向の寸法を規定する。そのx軸方向の寸法はデバイス性能についての重要な寸法である。x軸方向の寸法は、リセット、設定及び読み取り動作のために必要なプログラミング電流を決定する。繰り返して複製することができるx軸方向の寸法が小さくなればなる程、デバイスを動作するために必要なプログラミング電流は小さくなる。このことは、相が変化するプログラム可能材料のより小さい体積及び熱損失の低減による。
実施形態においては、電極材料230(230A,230B,...,230Nの原子層を総称して表す)は均一な膜厚、即ち、超薄膜の膜厚を有し、それはコンフォーマルな薄膜である。実施形態においては、電極材料230は、10Å乃至1000Åのオーダーのx軸方向の寸法を有する。実施形態においては、電極材料230は、タングステン(W)、窒化タングステン(WN)、窒化チタン(TiN)及びチタンシリコンナイトライド(TiSiN)の少なくとも1つである。実施形態においては、電極材料230は、0.001乃至0.05Ωcmのオーダーの比抵抗を有する。
図10は、電極材料230のコンフォーマルな形成が終了した後の図9の構造を示している。導入は、電極材料230がコンタクト170と接するように、開口部220(電極材料部分230A、230B及び230Cで示す)の側部及び底部に沿って電極材料230を形成するという意味でコンフォーマルである。単一の導電性パス(電極材料230Aのような)の分離は、ドーパントの角度付け導入(即ち、電極材料230Bから離れるように角度付けされる)により達成されることが可能である。
図11は、開口部220に誘電体材料250の導入した後の構造を示している。位置実施形態においては、誘電体材料250は二酸化珪素(SiO2)である。他の実施形態においては、誘電体材料250は、SiO2の熱伝導率kSiO2より小さい熱伝導率kであって、好適には、kSiO2より3倍乃至10倍、小さい熱伝導率kを有する材料である。導入に続き、その構造は、電極材料230の水平方向の成分を除去する平坦化が施される。適切な平坦化技術としては、化学的研磨技術又は化学的機械研磨(CMP)技術のような、当業者に周知の技術がある。
図12は、ALD法を利用して、任意のバリア275のコンフォーマルな形成の後の同じ断面図による、図11の構造を示している。実施形態においては、電極230は選択的にエッチングされ、バリア275についてのALD法はエッチングされた領域を埋めるために用いられ、バリア275は、そのとき、平坦化される。
図13は、導体410、バリア408及びプログラム可能材料404の形成及びパターニングの後の同じ断面図による、図12の構造を示している。パターニングは、従来のフォトリソグラフィ及びエッチング技術を用いて行うことができる。この実施形態においては、エッチングは、プログラム可能材料404、バリア408及び導体410を通して、バリア275、誘電体210及び誘電体250に達するまで、なされる。一実施形態においては、プログラム可能材料404は、エネルギー(例えば、電気エネルギー、熱エネルギー)量の適用により物理的状態(例えば、結晶質、非晶質)を変えることができるような特性を有する相変化材料である。一般式を有するカルコゲナイド材料は、この目的に対して適切であるとして知られている。実施形態においては、プログラム可能材料404として適切なカルコゲナイド合金は、元素の周期律表のVI族の少なくとも1つの元素を含む。一実施形態においては、Ge2Sb2Te5がプログラム可能材料404として用いられる。プログラム可能材料404として用いられる他のカルコゲナイド合金は、GaSb、InSb、InSe、Sb2Te3、GeTe、GeSb2Te5、InSbTe、GaSeTe、SnSb2Te4、InSbGe、AgInSbTe、(GeSn)SbTe、GeSb(SeTe)及びTe81Ge15Sb2S2を含む。
バリア408は、例えば、チタン(Ti)及び窒化チタン(TiN)の1つを有する。バリア508は、1つの特徴において、プログラム可能材料404(例えば、第2電極)のボリュームをオーバーする第2の信号ライン材料とプログラム可能材料404のボリュームとの間の拡散を防ぐ役割を果たす。オーバーレイするバリア408は信号ライン材料410である。この実施例においては、信号ライン材料410は、アドレスライン、即ち、列ライン(例えば、図1の列ライン10)として機能する。信号ライン材料410は、一実施形態においては、一般に、信号ライン材料140に対して垂直であるようにパターニングされる(列ラインは行ラインに対して垂直である)。信号ライン材料410は、例えば、例えば、アルミニウム合金のようなアルミニウム材料である。バリア408及び信号ライン材料410の導入及びパターニングに対する方法は、当業者に周知の技術を有する。
図14は、導体410上に誘電体材料412を形成した後の図13の構造を示している。誘電体412は、例えば、導体410を電気的に分離するために導体410上に形成されるSiO2又は他の適切な材料である。その形成に続いて、誘電体材料412は平坦化され、誘電体材料412、誘電体材料210及び誘電体材料180を貫いてコンタクト170までビア(via)が形成される。ビアは、タングステン(W)のような導電性材料340及びチタン(Ti)及び窒化チタン(TiN)の組み合わせのようなバリア材料350で満たされる。誘電体材料412を導入し、ビアを形成してそれを導電性で満たし、及び平坦化する技術は、当業者に周知である。図14に示す構造は又、基板110の上に形成された信号ライン材料140(例えば、行ライン)の構造をミラーリングするように、形成され、パターニングされた付加導体又は信号ライン材料414を示している。ミラー導体ライン材料414は信号ライン材料140をミラーリングし、導電性ビアにより信号ライン材料140に結合されている。N型シリコンのようなドーピングされた半導体をミラーリングすることにより、ミラー導体ライン材料414は、一特徴において、図1に示すメモリアレイ5のようなメモリアレイにおいて導体又は信号ライン材料140の抵抗を低減するように機能する。ミラー導体ライン材料414のために適切な材料は、アルミニウム合金のようなアルミニウム材料を含む。
図20は、一実施形態に従って、図14に示す構造と類似する構造を有する、プログラム可能なメモリデバイスを形成する方法について示している。
更に、図16にメモリデバイス5(図1)のようなメモリアレイを示し、ここで、個々のメモリセルは図14を参照して説明したメモリセルと同様の構造を有し、添付のテキストが適切なシステムに添えられている。一実施形態においては、システム700は、マイクロプロセッサ704、入力/出力(I/O)ポート706及びメモリ702を含む。マイクロプロセッサ704、I/Oポート706及びメモリ702は、データバス712、アドレスバス716及び制御バス714により接続されている。マイクロプロセッサ704は、制御バス714におけるメモリ読出し信号とアドレスバス716におけるアドレスとを送信することにより、メモリ702からデータを読出し、又は命令をフェッチする。メモリ702は、データバス712においてマイクロプロセッサ704にデータ語又はアドレスされた命令を出力する。マイクロプロセッサ704は、アドレスバス716におけるアドレスを送信すること、データバス712におけるデータ語を送信すること、及び制御バス714におけるメモリ702にメモリ書き込み信号を送信することにより、メモリ702にデータ語を書き込む。I/Oポート706は、入力デバイス708及び出力デバイス710の少なくとも1つに結合するようにして、用いられる。
代表的な実施形態について開示したが、種々の変形及び修正を、開示した実施形態に対してなすことが可能である一方、同時提出の特許請求の範囲により規定される本発明の権
Claims (15)
- コンタクト上に誘電体を形成する段階であって、前記コンタクトは基板上に形成されている、段階;
前記コンタクトを晒す前記誘電体を貫く開口を形成する段階;
前記コンタクトの比抵抗を改善する段階;
原子層堆積(ALD)法を用いて、前記誘電体の壁に電極をコンフォーマルに堆積する段階;
前記電極上にプログラム可能材料を形成する段階;及び
前記プログラム可能材料に導体を形成する段階;
から構成されることを特徴とする方法。 - 請求項1に記載の方法であって:
ALD法を用いて、前記電極と前記プログラム可能材料との間にバリアを堆積する段階であって、前記バリアはチタンシリサイド及び窒化チタンの少なくとも1つから構成される、段階;
から更に構成されることを特徴とする方法。 - 請求項1に記載の方法であって、電極をコンフォーマルに堆積する段階は、10Å乃至1000Åの膜厚の電極をコンフォーマルに堆積する手順から構成される、ことを特徴とする方法。
- 請求項1に記載の方法であって、電極をコンフォーマルに堆積する段階は、0.001Ωcm乃至0.05Ωcmの比抵抗を有する、タングステン(W)、窒化タングステン(WN)、窒化チタン(TiN)チタンシリコンナイトライド(TiSiN)及び窒化タンタルの少なくとも1つをコンフォーマルに堆積する手順から構成される、ことを特徴とする方法。
- 請求項1に記載の方法であって、プログラム可能材料を形成する段階はカルコゲナイドメモリ素子を形成する手順から構成される、ことを特徴とする方法。
- 基板上のコンタクト;
前記コンタクト上の誘電体であって、前記コンタクトを晒す開口を有する、誘電体;
原子層堆積(ALD)法により前記誘電体の壁にコンフォーマルに堆積された電極;
電極上のプログラム可能材料;及び
前記プログラム可能材料に形成された導体;
から構成されることを特徴とする装置。 - 請求項6に記載の装置であって:
前記電極と前記プログラム可能材料との間にALD法により堆積されたバリアであって、チタンシリサイド及び窒化チタンの少なくとも1つから構成される、バリア;
から更に構成される、ことを特徴とする装置。 - 請求項6に記載の装置であって、前記電極は10Å乃至1000Åの膜厚を有する、ことを特徴とする装置。
- 請求項6に記載の装置であって、前記電極は0.001Ωcm乃至0.05Ωcmの比抵抗を有し、タングステン(W)、窒化タングステン(WN)、窒化チタン(TiN)チタンシリコンナイトライド(TiSiN)及び窒化タンタル(TaN)の少なくとも1つから構成される、ことを特徴とする装置。
- 請求項6に記載の装置であって、プログラム可能材料はカルコゲナイドメモリ素子を形成から構成される、ことを特徴とする装置。
- マイクロプロセッサ;
入力/出力(I/O)ポート;及び
基板上のコンタクトと、コンタクト上の誘電体であって、前記誘電体は前記コンタクトを晒す開口を有する、誘電体と、原子層堆積(ALD)法により誘電体の壁にコンフォーマルに堆積された電極と、前記電極上のプログラム可能材料と、前記プログラム可能材料に形成された導体と、を有するメモリ;
から構成される装置であって、
前記マイクロプロセッサ、前記I/Oポート及び前記メモリは、データバス、アドレスバス及び制御バスに接続されている;
ことを特徴とするシステム。 - 請求項11に記載のシステムであって:
前記電極と前記プログラム可能材料との間にALD法により堆積されたバリアであって、チタンシリサイド及び窒化チタンの少なくとも1つから構成される、バリア;
から更に構成される、ことを特徴とするシステム。 - 請求項11に記載のシステムであって、前記電極は10Å乃至1000Åの膜厚を有する、ことを特徴とするシステム。
- 請求項11に記載のシステムであって、前記電極は0.001Ωcm乃至0.05Ωcmの比抵抗を有し、タングステン(W)、窒化タングステン(WN)、窒化チタン(TiN)チタンシリコンナイトライド(TiSiN)及び窒化タンタル(TaN)の少なくとも1つから構成される、ことを特徴とするシステム。
- 請求項11に記載のシステムであって、プログラム可能材料はカルコゲナイドメモリ素子を形成から構成される、ことを特徴とするシステム。
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