KR100675989B1 - 프로그램가능 장치에 관한 소자를 형성하는 방법 및이들을 포함하는 장치 및 시스템 - Google Patents

프로그램가능 장치에 관한 소자를 형성하는 방법 및이들을 포함하는 장치 및 시스템 Download PDF

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Abstract

일 관점에서, 프로그램가능 장치의 상태를 설정 및 재프로그램하는 장치가 제공된다. 일 관점에서, Ti 또는 폴리실리콘과 같은 접착제(215)를 유전체(210) 및 전극(230A) 상에 형성하되, 이 접착제는 전극을 노출시키도록 패터닝되고, 프로그램가능 물질(404)이 접착제 및 전극 상에 형성되도록 하는 방법이 제공된다. 또 다른 관점에서, 접착제(214)가 유전체(210) 상에 형성되고, 개구부(220)는 유전체를 통과하여 기판 상에 형성된 콘택트(170)를 노출시키도록 형성되며, 프로그래밍가능 물질(404), 바람직하게 칼코겐화물은 접착제 및 콘택트 일부분 상에 형성된다. 도전체(410)는 프로그램가능 물질 상에 형성되어 콘택트는 신호 라인에 연결된다.

Description

프로그램가능 장치에 관한 소자를 형성하는 방법 및 이들을 포함하는 장치 및 시스템{ADHESIVE MATERIAL FOR PROGRAMMABLE DEVICE}
본 발명은 상전이 물질의 상태를 변경함으로써 프로그램될 수 있는 상전이 메모리 장치를 포함하는 프로그램가능 장치에 관한 것이다.
전형적인 컴퓨터, 또는 컴퓨터 관련 장치는 대체로 메인 메모리 또는 랜덤 액세스 메모리(RAM)로서 지칭되는 물리적 메모리를 포함한다. 일반적으로, RAM은 컴퓨터 프로그램에 이용가능한 메모리이고 판독 전용 메모리(ROM)는 예를 들어 컴퓨터를 부팅하고 진단을 수행하는 프로그램을 저장하는데 사용되는 메모리이다. 전형적인 메모리 애플리케이션은 동적 랜던 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 소거 및 프로그램가능 판독 전용 메모리(EPROM) 및 전기적 소거 및 프로그램가능 판독 전용 메모리(EEPROM)를 포함한다.
고체 상태 메모리 장치는 메모리 애플리케이션에서 각 메모리 비트마다 전형적으로 마이크로 전자 회로 소자(예로, 비트 당 하나 내지 네 개의 트랜지스터)를 이용한다. 각 메모리 비트마다 하나 이상의 전자 회로 소자가 필요하기 때문에, 이들 장치는 정보 비트를 저장하기 위해 상당한 칩 "실부피(real estate)"를 소모할 수 있는데, 이는 메모리 칩의 밀도를 제한한다. EEPROM과 같은, 이들 장치의 주요 "비휘발성" 메모리 소자는 전형적으로 제한적으로 재프로그램될 수 있고 각 메모리 비트를 저장하기 위해 전계 효과 트랜지스터의 게이트 상에 전하를 보유하는 부동 게이트 전계 효과 트랜지스터 장치를 이용한다. 이들 부류의 메모리 장치는 또한 비교적 저속으로 프로그래밍된다.
상전이 메모리 장치는 상전이 물질, 즉 대체로 비결정인 상태와 대체로 결정인 상태 사이에서 전기적으로 스위칭될 수 있는 물질을 사용한다. 미시간주 트로이의 에너지 커버전 디바이스, 인크사에 의해 최초 개발된 일 유형의 메모리 소자는, 하나의 애플리케이션에서 지역적 순서(local order)를 갖는 대체로 비결정 및 대체로 결정의 구조적 상태 사이에서, 또는 완전히 비결정의 상태와 완전히 결정의 상태 사이의 전체 스펙트럼에 걸쳐 지역적 순서의 상이한 검출가능한 상태 사이에서 전기적으로 스위칭될 수 있는 상전이 물질을 이용한다. 이러한 애플리케이션에 적절한 전형적인 물질은 다양한 칼코겐화물(a chalcogenide) 요소를 이용하는 물질을 포함한다. 이들 전기적 메모리 장치는 전형적으로 메모리 저장 소자로서 전계 효과 트랜지스터 장치를 사용하지 않지만, 전기의 관점에서 본다면 얇은 필름 칼코겐화물 물질의 단결정체(monolithic body)를 포함한다. 결과적으로, 매우 작은 칩 실부피가 정보를 저장하는데 필요하여, 자체적으로 밀도가 높은 메모리 칩을 제공한다. 상전이 물질은 저항값을 나타내도록 결정, 반-결정, 비결정 또는 반-비결정으로 설정된 경우, 이 저항값은 물질의 물리적 상태(예로, 결정 또는 비결정)를 나타내도록 재프로그램될 때까지 그대로 유지된다는 점에서도 진정한 비-휘발성을 갖는다. 그러므로, 상전이 메모리 물질은 비휘발성 메모리에서 상당한 개선점을 나타낸다.
고체 상태 및 상전이 메모리 장치에 대한 하나의 특징은 비결정 및 결정 상태로부터 또는 그로의 재프로그램가능 수명이 제한된다는 것이다. 또한, 시간이 지남에 따라 상전이 물질은 비결정 및 결정 상태로부터 또는 그로의 신뢰성있는 재프로그램이 실패할 수 있다. 이들 바람직하지 못한 특징의 요인으로는 필름 증착의 스트레스로 인한 상전이 물질의 박리(delamination) 및 상전이 물질과 접착 물질의 혼합을 들 수 있다. 상전이 메모리 물질의 프로그램가능 수명을 증가시키고 위에서 설명한 요인들을 방지하는 것이 바람직하다.
본 발명의 장점은 후속하는 상세한 설명을 읽고 도면을 참조함으로써 분명해질 것이다.
도 1은 메모리 소자의 어레이에 관한 실시예의 개략도,
도 2는 기판 상에 메모리 소자를 형성하는 일 실시예에 따라 메모리 셀의 z 방향 두께를 정의하는, 자신 내부에 형성된 유전체 트렌치를 갖는 반도체 기판의 일부분에 대한 단면을 개략적으로 도시하는 도면,
도 3은 메모리 소자의 절연 장치를 형성하도록 도펀트를 제공한 후, 동일한 단면도를 통한 도 2의 구조체를 도시하는 도면,
도 4는 트렌치를 형성한 후 도 3의 구조체를 도시하는 도면,
도 5는 도 4의 구조체의 개략적 평면도,
도 6은 콘택트를 형성한 후의 도 4의 구조체를 도시하는 도면,
도 7은 마스킹 물질 및 유전체 물질을 형성한 후, 동일한 단면도를 통한 도 6의 구조체를 도시하는 도면,
도 8은 유전체 상에 접착제를 형성한 후, 동일한 단면도를 통한 도 7의 구조체를 도시하는 도면,
도 9는 접착제 및 유전체를 통과하여 콘택트를 노출시키는 개구부를 형성한 후, 동일한 단면도를 통한 도 8의 구조체를 도시하는 도면,
도 10은 개구부 내에 그리고 접착제 상에 스페이서를 컨포멀하게 형성한 후, 동일한 단면도를 통한 도 9의 구조체를 도시하는 도면,
도 11은 스페이서를 에칭한 후, 동일한 단면도를 통한 도 10의 구조체를 도시하는 도면,
도 12는 프로그램가능 물질, 장벽 및 도전체를 형성한 후, 도 11의 구조체의 동일한 단면도를 도시하는 도면,
도 13은 프로그램가능 물질, 장벽 및 도전체를 패터닝한 후 도 12의 구조체의 동일한 단면도를 도시하는 도면,
도 14는 도 13의 구조체의 또 다른 단면도를 도시하는 도면,
도 15는 유전체 물질 및 신호 라인을 형성한 후, 도 14의 구조체의 동일한 단면도를 도시하는 도면,
도 16은 유전체를 통과하여 콘택트를 노출시키는 개구부를 형성한 후, 동일 한 단면도에서 도 7의 구조체를 도시하는 도면,
도 17은 콘택트 상에 전극을 형성한 후, 동일한 단면도에서 도 16의 구조체를 도시하는 도면,
도 18은 개구부에 유전체를 형성하고 전극의 수평 부분을 제거한 후, 동일한 단면에서 도 17의 구조체를 도시하는 도면,
도 19a 내지 도 19e는 접착제 및 프로그램가능 물질의 형성 및 패터닝을 나타내는, 동일한 단면에서 도 18의 구조체를 도시하는 도면,
도 20은 프로그램가능 물질 상에 장벽을 그리고 이 장벽 상에 도전체를 형성하고 패터닝한 후, 동일한 단면도에서 도 19e의 구조체를 도시하는 도면,
도 21은 도전체 상의 유전체 형성, 비아의 형성 및 유전체 상의 신호 라인 형성 후, 동일한 단면도에서 도 20의 구조체를 도시하는 도면,
도 22는 도 15에 설명한 것과 유사한 구조체를 갖는 메모리 장치를 형성하는 하나의 방법을 도시하는 도면,
도 23은 도 21에 설명한 것과 유사한 구조체를 갖는 메모리 장치를 형성하는 또 다른 방법을 도시하는 도면,
도 24는 도 15 및 도 21 중 하나에 의해 설명된 것과 유사한 구조체를 갖는 메모리를 포함하는 하나의 시스템 실시예를 도시하는 도면.
구체적인 구성을 참조하여 예시적인 실시예를 설명한다. 당업자라면 첨부한 청구항의 범위 내에서 다양한 변경 및 수정이 가능하다는 것을 이해할 것이다. 또한, 잘 알려져 있는 소자, 장치, 구성요소, 회로, 프로세스 단계 등은 본 발명을 모호하게 하는 것을 피하기 위해 자세히 설명되지 않을 수 있다.
현재, 일부 메모리 장치에서, 접착제가 장치에 대해 일부 미치게 되는 영향에 때문에, 상전이 물질과 전극 사이에는 접착제가 사용되지 않는다. 그러나, 접착제가 없다면 온도는 상전이 물질과 적어도 하나의 전극 및 유전체 사이의 접착(예로, 박리)에 영향을 미치기 때문에 메모리 장치의 프로세싱에 사용되는 온도는 제한된다. 또한, 접착제가 없다면, 후속하는 필름 증착이 스트레스를 부가하여, 잠재적으로 상전이 물질과 적어도 하나의 전극 및 유전체 사이의 박리를 야기하기 때문에 얇은 필름 증착의 두께는 제한된다.
현재, 다른 메모리 장치에서, 상전이 물질과 전극 사이에 접착제가 사용되는데, 이는 상전위 물질의 프로그래밍에 악영향을 끼친다. 예를 들어, 접착제가 높은 도전성을 갖는 경우, 이 접착제는 (높은 저항성의 비결정 상태인 경우) 결정 상태의 상전이 물질에 대한 콘택트를 단락시킴으로써 상전이 물질을 효과적으로 단락시킬 수 있다. 접착제가 절연성인 경우 또는 낮은 도전성을 가는 경우, 정반대의 문제가 발생하는데, 즉 접착제는 결정 상태로 프로그래밍된 상전이 물질에 대해 직렬로 부가되는 저항을 증가시킨다.
또한, 현재 잘 알려져 있는 장치에서, 접착제 및 상전이 물질의 혼합도 있을 수 있고, 보다 높은 온도에서는 그러할 가능성이 더 높다. 이러한 혼합은 상전이 물질의 프로그래밍 실패를 야기할 수 있다. 그러므로, 사용되는 접착제의 선택은 주어진 온도에서 혼합을 견뎌내는 접착제로 제한된다.
장치의 메모리 소자의 상태를 결정하도록 프로그래밍가능한 물질을 사용하는 메모리 장치가 설명되는데 이 장치는 비결정 상태와 결정 상태로 재프로그래밍한다. 설명되는 메모리 장치 및 방법은 이전의 장치에 대해 개선된 장치 신뢰성 및 개선된 프로그램가능 수명을 제공한다. 또한, 일 실시예에서, 이 장치는 종래의 프로세스 도구세트 및 설비를 사용하여 제조가능하다.
일 실시예에서, 상전이 물질과 유전체 사이에 접착제가 사용된다. 일 실시예에서, 상전이 물질의 박리, 상전이 물질의 프로그래밍에 대한 악영향 및 상전이 물질과 접착제의 혼합이 제어 및 최소화된다.
도 1은 본 명세서에서 제시되고 형성된 다수의 메모리 소자로 구성된 메모리 어레이의 실시예를 개략적으로 도시한다. 이 실시예에서, 메모리 어레이(5)의 회로는 칩의 일부분 상에서 절연 장치(25)와 전기적으로 상호 직렬 연결된 메모리 소자(30)를 갖는 xy 그리드를 포함한다. 일 실시예에서, 어드레스 라인(10(예를 들면, 열) 및 20(예를 들면, 행))은 종래의 방식으로 외부 어드레싱 회로에 연결된다. 메모리 소자의 xy 그리드 어레이를 절연 장치와 결합시키는 하나의 목적은 인접 또는 원격의 어레이 메모리 소자에 저장된 정보를 방해하지 않고서 각각의 독립된 메모리 소자를 판독하고 기록하기 위해서이다.
도 1의 메모리 장치(5)와 같은 메모리 어레이는 기판의 전체 부분을 포함하는 일부분에 형성될 수 있다. 전형적인 기판은 실리콘 기판과 같은 반도체 기판을 포함한다. 인프라구조의 부분으로서 세라믹 물질, 유기 물질 또는 유리 물질을 포 함하는 기판을 포함하지만 이로 제한되지 않으며 다른 기판 역시 가능하다. 실리콘 반도체 기판의 경우, 메모리 어레이(5)는 웨이퍼 레벨에서 기판 영역에 걸쳐 제조되고 이어서 이 웨이퍼는 단일화(singulation)를 통해 칩의 일부 또는 전부가 그 위에 메모리 어레이가 형성된 독립적인 다이 또는 칩으로 구현된다. 부가적인 어드레싱 회로(예로, 디코더 등)는 당업자에게 알려져 있는 바와 같이 형성될 수 있다.
도 2 내지 도 14는 도 1의 대표적인 메모리 소자(15)의 제조에 관한 실시예를 도시한다. 도 2는 기판(100), 즉 예를 들어 반도체(예로, 실리콘) 기판의 일부분을 도시한다. 이 예에서, 붕소와 같은 P형 도펀트는 부분(110)에 제공된다. 일 예에서, 기판(200)의 부분(100)을 대표적으로 P++으로 하기 위한 P형 도펀트의 적절한 농도는 세제곱당 약 5×1019 내지 1×1020개의 원자(원자/cm3) 정도이다. 이 실시예에서 기판(100)의 부분(110) 위에 놓여지는 부분은 P형 에피택셜 실리콘으로 이루어진 부분(120)이다. 일 예에서, 도펀트 농도는 약 1016 내지 1017 원자/cm3 정도이다.
도 2 역시 기판(100)의 에피택셜 부분(120)에 형성된 얕은 트렌치 격리(STI) 구조체(130)를 도시한다. 이어지는 설명에서 분명해지는 바와 같이, STI 구조체(130)는 일 관점에서 메모리 셀의 z 방향 두께를 정의하되, 이 관점에서는 메모리 셀의 z 방향 두께만이 정의된다. 일 실시예에서, 메모리 셀의 z 방향 영역(135A 및 135B)은 z 방향 크기보다 x 방 방향 크기가 큰 스트립 형태로 패터닝된다. 또 다른 관점에서, STI 구조체(130)는 개개의 메모리 소자를 서로에 대해 그리고 기판 내 및 그 상에 형성된 그와 연관된 회로 소자(예로, 트랜지스터 장치)로부터 격리시킨다. STI 구조체를 패터닝하는데 사용되는 현재의 포토리쏘그래피 기법으로는 메모리 셀 영역(135A 및 135B)의 z 방향 두께를 정의하고 0.18 미크론(㎛)정도까지 작은 피쳐 크기(z 방향 두께)를 생성할 수 있다.
도 3은 메모리 셀 영역(135A 및 135B)에서 또 다른 제조 동작이 있은 이후의 도 2의 구조체를 도시한다. 각 메모리 셀 영역(스트립) 내에서, 기판(100)의 에피택셜 부분(120) 위에 놓이는 것은 제 1 도전체 또는 신호 라인 물질(140)이다. 일 예에서, 제 1 도전체 또는 신호 라인 물질(140)은 예를 들어 인 또는 비소를 약 1018 내지 1019 원자/cm3의 농도로 제공함으로써 형성된 N형 도핑된 폴리실리콘(예로, N+ 실리콘)이다. 이 실시예에서, 제 1 도전체 또는 신호 라인 물질(140)은 어드레스 라인, 즉 행 라인(예로, 도 1의 행 라인(20))으로서 역할을 한다. 제 1 도전체 또는 신화 라인 물질(140) 위에 놓이는 것은 절연 장치(예로, 도 1의 절연 장치(25))이다. 일 예에서, 절연 장치는 N형 실리콘 부분(150)(예로, 약 1014 내지 1018 원자/cm3의 도펀트 농도) 및 P형 실리콘 부분(160)(예로, 약 1019 내지 1020 원자/cm3의 도펀트 농도)으로 형성된 PN 다이오드이다. PN 다이오드가 도시되어 있지만, 다른 절연 구조체 역시 유사하게 적절하다는 것이 이해될 것이다. 이러한 장치는 금속 산화물 반도체(MOS) 장치를 포함하나 여기에 제한되는 것은 아니다.
도 4는 기판(100)의 에피택셜 부분(120)에 트렌치(190)를 형성한 후 xy 단면에서 본 도 3의 구조체를 도시한다. 이 실시예에서 트렌치(190)는 STI 구조체(130)에 수직으로 형성된다. 트렌치(190)는 메모리 셀의 x 방향 두께를 정의한다. 현재의 포토리쏘그래픽 기법에 따르면, x 방향 두께에 대해 적절한 피쳐 크기는 0.25 ㎛정도까지 작을 수 있다. 도 4는 트렌치(190)에 의해 분리되는 메모리 셀(145A 및 145B)도 도시하는데, z 방향 두께는 STI 구조체(130)에 의해 정의되고 x 방향 두께는 트렌치(190)에 의해 정의된다. 일 실시예에서, x 방향 두께의 정의는 메모리 라인 스택의 신호 라인(140)의 도전체까지의 에칭을 포함하여 메모리 셀 영역(135A)의 메모리 셀(145 및 145B)을 정의한다. 에칭의 경우, 에칭은 이 예에서 메모리 라인 스택을 통과하여 도전체 또는 신호 라인(140)의 일부분까지 진행된다. 이 지점에서 에칭을 중단하기 위해 적절한 시간만큼 에칭될 수 있다. 이 패터닝에 이어, N형 도펀트가 각 트렌치(190)의 바닥에 제공되어 메모리 셀(145A 및 145B) 사이에 약 1018 내지 1020 원자/cm3 정도의 도펀트 농도(예로, N+ 영역)를 갖는 포켓(200)을 형성한다.
포켓(200)의 제공에 이어, 실리콘 이산화물과 같은 유전체 물질이 트렌치(190) 내에 제공되어 STI 구조체(132)를 형성한다. (보여지는 바와 같이) 상위 표면은 예를 들어 화학적 기계적 연마를 통해 평탄화될 수 있다. 도 5는 STI 구조체(130 및 132)에 의해 분리되는 메모리 셀(예로, 메모리 셀(145A 및 145B))을 갖는 도 4의 구조체를 xz 단면에서 도시한 것이다.
도 6은 이 예에서 코발트 실리사이드(CoSi2)와 같은 내화 금속 실리사이드의 물질을 p형 실리콘 부분(160)의 일부분에 형성하여 콘택트(170)를 정의하는 단계가 이어지는 도 4의 구조체(즉, xy 단면)를 도시한다. 일 관점에서, 콘택트(170)는 칩 상의 회로 구조체의 주변 회로(예로, 어드레싱 회로)의 제조에 있어서 낮은 저항 물질로서 역할한다.
도 7은 마스킹 물질(180)이 제공된 이후의 도 6의 구조체를 도시한다. 이후에 보다 분명해지는 바와 같이, 마스킹 물질(180)은 어떤 의미에서는 뒤이은 에칭 작업에서 에칭을 정지시키는 역할을 하다. 일 실시예에서, 마스킹 물질(180)에 대한 적절한 물질은 실리콘 질화물(Si3N4)과 같은 유전체 물질이다.
도 7은 메모리 셀(145A 및 145B)을 덮기에 충분한 1000Å 내지 50000Å 정도의 두께까지 구조체에 걸쳐 제공된 유전체 물질(210)도 도시한다. 일 실시예에서, 유전체 물질(210)은 SiO2이다. 또 다른 실시예에서, 유전체 물질(210)은 감소된 열 도전률(k)를 가지며, 바람직하게 KSiO2보다 작은, 보다 바람직하게는 3배 내지 10배 작은 도전률을 갖도록 선택된 물질이다. 통상적으로, SiO2 및 Si3N4는 1.0 정도의 k값을 갖는다. 그러므로, SiO2 외에, 유전체 물질(120)로 적절한 물질은 1.0보다 작은 k값을 갖는 물질을 포함한다. 1.0보다 작은 k값을 갖는 소정의 고온 폴리머는 카바이드 물질, 에어로젤, 크세로겔(0.1 정도의 k) 및 그들의 파생물을 포함한다.
도 8은 유전체(210) 상에 접착제(214)를 형성한 후의 도 7의 구조체를 도시한다. 다수의 접착 물질이 접착제(214)용으로 사용될 수 있지만, 일 실시예에서, 접착제(214)는 적어도 하나의 폴리실리콘 및 티타늄을 포함한다.
도 9는 접착제(214), 유전체(210) 및 마스킹 물질(180)을 통과하여 콘택트(170)를 노출시키는 개구부(220)를 형성한 후의, 동일한 단면에서 도 8의 구조체를 도시한다. 일 실시예에서, 개구부(220)는 포토리쏘그래피 및 건식 에칭 기법을 사용하여 접착제(214), 유전체(210) 및 마스킹 물질(180)을 통과하여 에칭되는 원형 홀을 패터닝함으로써 형성된다. 현재의 포토리쏘그래피 기술로는 직경이 0.18㎛만큼 작은 원형 개구부가 패터닝될 수 있다. 원형의 개구부 외에, 직사각형 개구부와 같은 다른 개구부가 이용될 수 있다. 일 실시예에서 이러한 방식으로 개구부(220)를 형성함으로써(즉, 접착제(214)를 제공한 후), 그 결과 콘택트(170) 상에 접착제가 없게 되어, 이어서 제공된 프로그램가능 물질로부터 전류가 분기되지 않는다(도 12 참조).
도 10은 개구부(220) 내에, 접착제(214) 및 유전체(210) 상에 선택적인 스페이서 물질(402)을 형성한 후의 도 9의 구조체를 동일한 단면도에서 도시한다. 일 실시예에서, 스페이서 물질(402)은 예를 들어 기판 상에 테트라-에틸-오쏘-실리케이트(TEOS)를 화학 기상 증착함으로써 컨포멀하게 형성된다. 도 10에 도시되어 있는 바와 같이, 스페이서 물질은 개구부(220) 내의 콘택트(170)를 커버한다.
도 11은 스페이서 물질(402)이 개구부(220) 내에 유전체 스페이서(스페이서 물질 부분(402A))를 형성하도록 패터닝된 이후의 도 10의 구조체를 도시한다. 일 실시예에서, 스페이서 물질(402)은 에칭제가 정지, 즉 콘택트(170)를 보존하도록 선택적인 에칭제를 사용하여 이방성으로 에칭된다. 도 11에 도시되어 있는 바와 같이, (보여지는 바와 같이) 에칭 동작은 유전체(210)의 상위 표면 위의 접착제(214)를 노출시킨다. 일 관점에서, 이후에 보다 분명해지는 바와 같이, 스페이서 물질(402)은 콘택트(170) 상에 프로그램가능 물질의 양(도 12)을 감소시키는 역할을 한다. 다른 실시예에서 프로그램가능 물질이 개구부(220) 내에 스페이서 물질(402)을 제공하지 않고도 개구부(220) 내에 형성될 수 있다는 점에서 스페이서 물질 부분(402A)은 선택적이다.
도 12는 접착제(214) 상에, 개구부(220) 내에, 그리고 콘택트(170) 상에 프로그램가능 물질(404)을 제공한 후의 도 11의 구조체를 도시한다. 일 관점에서, 프로그램가능 물질(404)은 접착제(214)와 연결되어 접착 또는 유지되는 경향이 있다. 일 실시예에서, 프로그램가능 물질(404)은 가해지는 에너지(예를 들면, 전기 에너지, 열 에너지)의 양에 의해 물리적 상태(예로, 결정, 비결정 상태)가 변경될 수 있는 특성을 갖는 상전이 물질이다. 일반적 구조식을 갖는 칼코겐화물은 이 목적에 적절한 것으로 알려져 있다. 일 실시예에서, 프로그램 물질(404)로 적절한 칼코겐화물은 원소 주기율표의 열(VI)로부터의 적어도 하나의 원소를 포함한다. 일 실시예에서, Ge2Sb2Te5는 프로그램가능 물질(404)로서 이용된다. 프로그램가능 물질(404)로서 사용되는 다른 칼코겐화물 합금은 GaSb, InSb, InSe, Sb2Te3, GeTe, InSbTe, GaSeTe, SnSb2Te4, InSbGe, AglnSbTe, (GeSn)SbTe, GeSb(SeTe) 및 Te81Ge15Sb2S2를 포함한다. 칼코겐화물은 종래의 증착 기법을 사용하여 기판 및 콘택트(170) 상에 증착할 수 있다.
도 12에 더 도시되어 있는 바와 같이, 프로그램가능 물질(404)이 제공된 후에, 장벽 물질(408)이 프로그램가능 물질(404) 상에 형성되고 도전체(410)는 장벽 물질(408) 상에 형성된다. 장벽 물질(408)은 일 관점에서 프로그램가능 물질(404)과 도전체(410) 사이의 임의의 화학적 반응을 방지하는 역할을 한다. 일 실시예에서, 프로그램가능 물질(404), 스페이서(402), 장벽 물질(408) 및 도전체(410)는 종래의 패터닝 기법을 사용하여 형성된다. 일 실시예에서, 장벽 물질(408)은 적어도 하나의 티타늄 및 티나늄 질화물을 포함한다. 박리(flaking), 부풀음(blistering), 치핑(chipping) 및 필링(peeling)에 대해 저항을 가진다는 점에서 양호한 접착성을 보여주는 티타늄 및/또는 티타늄 질화물 코팅물은 기판 상에 균일하게 증착된다.
도 12에 예시된 구조체에서, 프로그램가능 물질(404) 및 콘택트(170)의 콘택트 영역은 스페이서 물질 부분(402A)의 존재에 의해 최소화된다. 일 관점에서, 개구부(220)의 크기는 콘택트(170)의 제 1 콘택트 영역을 노출시킨다. 일 관점에서, 제 1 콘택트 영역보다 작은 제 2 콘택트 영역은 스페이서 물질(402) 및/또는 스페이서 물질 부분(402A)에 의해 노출된다. 프로그램가능 물질(404)의 양을 최소화함으로써, 예를 들어 콘택트(170) 상에서 비결정과 결정으로부터/그로의 상전이를 겪게되는 프로그램가능 물질(404)의 양은 국부적이게 된다. 스페이서 물질 부분 (402A) 사이에 도시된 영역(406)은 프로그램가능 물질(404)에 대해 제한된 및 국부적인 프로그래밍 영역을 정의하여, 프로그램가능 물질(404)의 비결정 및 결정 상태로부터 그리고 그로의 프로그램가능 신뢰성을 증가시킨다. 일반적으로, 상전이 영역을 국부화함으로써, 프로그래밍 및 판독 동안 프로그램가능 물질(404)을 통한 전류가 보다 적게 필요하게 되고, 전력 소모도 보다 적게 된다.
도 13은 개구부(416)를 형성한 후, xy 단면에서의 도 12의 구조체를 도시한다. 개구부(416)는 일 관점에서 프로그램가능 물질(404), 장벽 물질(408) 및 도전체(410)의 x방향 두께를 정의한다. 개구부(416)는 또 다른 관점에서 개개의 메모리 소자를 서로에 대해 그리고 기판 상에 형성된 그와 관련된 회로 소자(예로, 트랜지스터 장치)로부터 격리시킨다. 일 실시예에서, 개구부(416)는 도전체(410), 장벽 물질(408), 프로그램가능 물질(404) 및 접착제(214)를 통과하는 개구부를 동시에 패터닝함으로써 형성된다. 이 패터닝은 종래의 포토리쏘그래피 및 에칭 기법을 사용하여 달성될 수 있다. 이 실시예에서, 에칭은 도전체(410), 장벽 물질(408), 프로그램가능 물질(404) 및 접착제(214)를 통과하여 유전체(210)를 제외한 부분까지 진행한다. 현재의 포토리쏘그래피 기법에 따르면, 개구부(416)의 x방향 두께에 대한 적절한 피쳐 크기는 0.18㎛만큼 작다. 도 13에 도시된 바와 같이, 개구부(416)는 제 1 도전체 또는 신호 라인(140)에 대해 대체로 수직인 도전체(410) 라인을 형성한다.
도 14는 도 13의 구조체에 대한 yz 사시도로부터의 또 다른 단면도를 도시한다. 일반적으로 라인(500)에 의해 정의된 영역으로 표시된 열발산판(heat sink)이 장치 구조체에 인접하게 제공되어 보다 안정적인 온도를 유지하고 더 저온의 프로그램가능 물질(404)과 콘택트(170) 사이의 경계면을 유지한다.
도 15는 도전체(410) 위에 유전체 물질(412)을 형성한 이후의 도 14의 구조체를 도시한다. 유전체 물질(412)은 예를 들어 SiO2 또는 도전체(410)를 전기적으로 격리시키기 위해 도전체(410) 상에 형성되는 다른 적절한 물질이다. 이 형성에 이어, 유전체 물질(412)이 평탄화되고 유전체 물질(412), 유전체 물질(210) 및 유전체 물질(180)을 통과하여 콘택트(170)까지 구조체의 일부분에 비아(via)가 형성된다. 이 비아는 텅스텐(W)과 같은 도전성 물질 및 티타늄(Ti)과 티타늄 질화물(TiN)의 결합물과 같은 장벽 물질로 채워진다. 유전체 물질(412)을 제공하고, 도전성 비아를 형성 및 충진하며, 평탄화하는 기법은 당업자에게 공지되어 있다. 도 15에 도시된 구조체는 기판(100) 상에 형성된 도전체 또는 신호 라인 물질(140)(예로, 행 라인)의 것을 미러링(mirror)하도록 형성 및 패터닝된 부가적인 도전체 또는 신호 라인 물질(414)도 도시한다. 미러 도전체 라인 물질(414)은 도전체 또는 신호 라인 물질(140)을 미러링하고 도전성 비아(도시되어 있지 않음)를 통해 도전체 또는 신호 라인 물질(140)에 결합된다. N형 실리콘과 같은 도핑된 도전체를 반영함으로써, 미러 도전체 라인 물질(414)은 일 관점에서 도 1에 도시된 메모리 어레이(5)와 같은 메모리 어레이의 도전체 또는 신호 라인의 저항을 감소시키는 역할을 한다. 미러 도전체 라인 물질(414)에 대한 적절한 물질은 알루미늄 합금과 같은 알루미늄 물질을 포함한다.
도 16 내지 도 21은 도 8 내지 도 15에 의해 설명되는 것과는 또 다른 실시예를 예시한다. 도 16은 유전체(210) 및 마스킹 물질(180)을 통과하여 콘택트(170)를 노출시키는 개구부(220)를 형성한 후, 동일한 단면을 통해 도 7의 구조체를 도시한다. 개구부(220)의 형성은 유전체 물질(210)의 에칭 및 콘택트(170)(콘택트(170)는 에칭 정지로서 역할을 한다)가 아닌 물질(180)의 마스킹에 대해 선택적인 에칭제를 이용한 에칭 패터닝을 이용하여 달성될 수 있다.
도 17은 전극 물질(230)을 컨포멀하게 제공한 후의 도 16의 구조체를 도시한다. 일 예에서, 전극 물질(230)은 다결정 실리콘과 같은 다결정 반도체 물질이다. 다른 적절한 물질은 카본 및 티타늄, 티타늄-텅스텐(TiW), 티타늄 질화물(TiN) 및 티타늄 알루미늄 질화물(TiAN)을 포함하나 여기에 제한되지 않는 중간적인 성격의 금속과 같은 준금속을 포함한다. 이 제공은 전극 물질(230)이 개구부(220)의 측벽 및 바닥부를 따라 제공되어 전극 물질(230)이 콘택트(170)와 접촉한다는 의미에서 컨포멀하다. 예를 들어 다결정 실리콘인 전극 물질(230)의 컨포멀 제공은 당업자에게 알려져 있는 화학적 기상 증착(CVD) 기법을 포함하는 종래의 제공 기법을 따를 수 있다.
도 18은 전극 물질(230)이 다리 부분 중 하나만이 신호 라인 물질(140)과 이어서 제공된 프로그램가능 물질 사이에서 도전성 경로로서 동작하는 도 17의 구조체를 도시한다. 이 예에서, 전극 물질(230)은 일반적으로 비 도전성의 고유 다결정 실리콘이다. 전극 물질(230)의 일부분에 도펀트가 제공된 후, 두 개의 부분, 즉 전극 물질(230A) 및 전극 물질(230B)이 정의된다. 전극 물질(230A)은 축소제 (reducer material)(170)로부터 그것의 길이 주변에서 도핑되고 신호 라인 물질(140)과 이어서 제공되는 프로그램가능 물질 사이에서 도전성 경로로서 작용할 것이다. 전극 물질(230B)은 일반적으로 비 도전성(예로, 지배적으로 고유의 다결정 실리콘)이기 때문에 일반적으로 도전성 경로로서 작용하지 않을 것이다. 단일 도전성 경로(예를 들면 전극 물질(230A))의 격리는 도펀터를 각을 이루며 제공함으로써(즉, 전극 물질(230B)로부터 떨어지도록 각을 이룸) 달성될 수 있다.
도 18은 유전체 물질(250)을 개구부(220)로 제공한 후의 구조체도 도시한다. 일 실시예에서, 유전체 물질(250)은 실리콘 이산화물(SiO2)이다. 또 다른 실시예에서, 유전체 물질(250)은 SiO2의 열 전도성(
Figure 112004047893863-pct00001
)보다 작은, 바람직하게
Figure 112004047893863-pct00002
보다 3배 내지 10배 작은 열 전도성(k)을 갖는 물질이다. 이어서, 이 구조체는 평탄화되어 전극 물질(230)의 수평 구성요소를 제거한다. 적절한 평탄화 기법은 당업자에게 공지되어 있는, 예를 들어 화학적 또는 화학 기계적 연마(CMP) 기법을 포함한다.
도 19a 내지 도 19e는 접착제 및 프로그램가능 물질의 형성 및 패터닝을 도시하는, 동일한 단면도에 대한 도 18의 구조체를 도시한다. 도 19a는 도 18에 도시된 구조체의 상위면에 인접한 전극 물질(230A)의 일부분을 따로 도시한다.
도 19b를 참조하면, 접착제(215)는 유전체(210), 유전체(250) 및 전극 물질(230A) 상에 형성된다. 다음으로, 접착제(215)가 전극 물질(230A)에 패터닝된다(도 19c). 이어서, 프로그램가능 물질(404)은 접착제(215), 유전체(210)의 일부분, 유전체(250) 및 전극 물질(230A) 상에 형성된다(도 19d). 일 실시예에서, 접착제(215) 및 프로그램가능 물질(404)은 전극 물질(230A)에 인접한 영역 위에 동시에 패터닝된다(도 19e). 이 패터닝은 종래의 포토리쏘그래피 및 에칭 기법을 사용하여 달성될 수 있다. 이 예에서, 에칭은 접착제(215)의 일부분 및 프로그램가능 물질(404)을 통과하여 유전체(210) 및 유전체(250)를 제외한 부분까지 진행된다.
도 20은 도전체(140), 장벽(408), 프로그램가능 물질(404) 및 접착제(215)의 형성 및 패터닝 이후, 동일한 단면에 대한 도 19e의 구조체를 도시한다. 장벽(408)은 예를 들어 티타늄(Ti) 및 티타늄 질화물(TiN) 중 하나를 포함한다. 장벽(408)은 일 관점에서 프로그램가능 물질(404)의 부피와 이 프로그램가능 물질(404)의 부피 위에 놓이는 제 2 도전체 또는 신호 라인(예로, 제 2 전극(410)) 사이에 확산을 방지하는 역할을 한다. 장벽(408) 위에 도전체 또는 신호 라인 물질(410)이 놓여진다. 이 실시예에서, 도전체 또는 신호 라인 물질(410)은 어드레스 라인, 즉 열 라인(예를 들면, 도 1의 열 라인(10))으로서 역할을 한다. 도전체 또는 신호 라인 물질(410)은 일 실시예에서 제 1 도전체 또는 신호 라인 물질(140)에 대해 대체로 수직이되도록 패터닝된다(열 라인은 행 라인에 대해 수직이다). 도전체 또는 신호 라인 물질(410)은 예를 들어 알루미늄 합금과 같은 알루미늄 물질이다. 장벽(408) 및 도전체 또는 신호 라인 물질(410)을 제공하고 패터닝하는 방법은 당업자에게 공지되어 있다.
도 21은 도전체(410) 상에 유전체 물질(412)을 형성한 후의 도 20의 구조체 를 도시한다. 유전체 물질(412)은 예를 들어 SiO2 또는 도전체(410)를 전기적으로 절연시키는, 도전체(410) 상에 형성된 다른 적절한 물질이다. 이 형성에 이어서, 유전체 물질(412)은 평탄화되고, 유전체 물질(412), 유전체 물질(210) 및 유전체 물질(180)을 통과하여 콘택트(170)까지 구조체의 일부분에 비아(340)가 형성된다. 비아(340)는 텅스텐(W)과 같은 도전성 물질과 티타늄(Ti)과 티타늄 질화물(TiN)의 결합물과 같은 장벽 물질(350)로 채워진다. 유전체 물질(412)을 제공하고, 도전성 비아를 형성 및 충진하며 평탄화하는 기법은 당업자에게 공지되어 있다. 도 21에 도시된 구조체는 기판(100) 상에 형성된 도전체 또는 신호 라인 물질(140)(예로, 행 라인)의 것을 미러링하도록 형성 및 패터닝된 부가적인 도전체 또는 신호 라인 물질(414)도 도시한다. 미러 도전체 라인 물질(414)은 도전체 또는 신호 라인 물질(140)을 미러링하고 도전성 비아를 통해 도전체 또는 신호 라인 물질(140)에 결합된다. N형 실리콘과 같은 도핑된 반도체를 미러링함으로써, 미러 도전체 라인 물질(414)은 일 관점에서 도 1에 도시된 메모리 어레이(5)와 같은 메모리 어레이의 도전체 또는 신호 라인의 저항을 감소시키는 역할을 한다. 미러 도전체 라인 물질(414)에 대한 적절한 물질은 알루미늄 합금과 같은 알루미늄 물질을 포함한다.
도 22는 일 실시예에 따라 도 15에 도시된 것과 유사한 구조체를 갖는 프로그램가능 메모리 장치를 형성하는 방법을 설명한다. 도 23은 일 실시예에 따라 도 21에 도시된 것과 같은 유사한 구조체를 갖는 프로그램가능 메모리 장치를 형성하는 방법을 설명한다.
또한, 도 24에 도시되어 있는 바와 같이, 개개의 메모리 셀이 도 15 및 도 21 중 적어도 하나를 참조하여 설명한 것과 유사한 구조를 갖는, 메모리 장치(5)(도 1)와 같은 메모리 어레이는 적절한 시스템에 통합될 수 있다. 일 실시예에서, 시스템(700)은 마이크로프로세서(704), 입/출력(I/O) 포트(706) 및 메모리(702)를 포함한다. 마이크로프로세서(704), I/O 포트(706) 및 메모리(702)는 데이터 버스(712), 어드레스 버스(716) 및 제어 버스(714)에 의해 연결된다. 마이크로프로세서(704)는 어드레스를 어드레스 버스(716)에 전송하고 메모리 판독 신호를 제어 버스(714) 상에 전송함으로써 메모리(702)로부터 인스트럭션 또는 판독 데이터를 인출한다. 메모리(702)는 어드레싱된 인스트럭션 또는 데이터 워드를 데이터 버스(712) 상의 마이크로프로세서(704)에 출력한다. 마이크로프로세서(704)는 어드레스를 어드레스 버스(716) 상에 전송하고, 데이터 워드를 데이터 버스(712) 상에 전송하며, 메모리 기록 신호를 제어 버스(714) 상의 메모리(702)에 전송함으로써 데이터 워드를 메모리(702)에 기록한다. I/O 포트(706)는 입력 장치(708) 및 출력 장치(710) 중 적어도 하나를 결합하는데 사용된다.
개시된 예시적인 실시예에 대하여, 첨부한 청구항에 정의된 본 발명의 사상 및 범주 내에서 수정 및 변경이 이루어질 수 있다.

Claims (21)

  1. 기판 상에 형성된 콘택트 상에 유전체를 형성하는 단계와,
    상기 유전체를 통과하여 상기 콘택트를 노출시키는 개구부를 형성하는 단계와,
    상기 개구부 내에서, 상기 콘택트 상에 전극을 형성하는 단계와,
    상기 유전체 및 상기 전극 상에 접착제를 형성하는 단계와,
    상기 전극의 일부분을 노출시키도록 상기 접착제를 패터닝하는 단계와,
    상기 접착제 및 상기 전극 상에 프로그램가능 물질을 형성하는 단계와,
    상기 프로그램가능 물질에 결합된 도전체를 형성하는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 접착제, 상기 프로그램가능 물질 및 상기 도전체를 동시에 패터닝하는 단계를 더 포함하는 방법.
  3. 제 1 항에 있어서,
    상기 접착제 형성 단계는 티타늄과 폴리실리콘 중 적어도 하나를 형성하는 단계를 포함하고, 상기 프로그램가능 물질 형성 단계는 칼코겐화물(a chalcogenide) 메모리 소자를 형성하는 단계를 포함하는 방법.
  4. 기판 상의 콘택트와,
    상기 콘택트까지 연장하는 개구부를 갖는, 상기 콘택트 상의 유전체와,
    상기 개구부 내의, 상기 콘택트 상의 전극과,
    상기 유전체 상의 접착제와,
    상기 접착제 및 상기 전극 상의 프로그램가능 물질과,
    상기 프로그램가능 물질에 결합된 도전체
    를 포함하는 장치.
  5. 제 4 항에 있어서,
    상기 접착제, 상기 프로그램가능 물질 및 상기 도전체는 동시에 패터닝되는 장치.
  6. 제 4 항에 있어서,
    상기 접착제는 티타늄 및 폴리실리콘 중 적어도 하나를 포함하고 상기 프로 그램가능 물질은 칼코겐화물 메모리 소자를 포함하는 장치.
  7. 마이크로프로세서와,
    입/출력(I/O) 포트와,
    기판 상의 콘택트와, 상기 콘택트까지 연장하는 개구부를 갖는 상기 콘택트 상의 유전체와, 상기 개구부 내 및 상기 콘택 상의 전극과, 상기 유전체 상의 접착제와, 상기 접착제 및 상기 전극 상의 프로그램가능 물질과, 상기 프로그램가능 물질에 결합된 도전체를 포함하는 메모리
    를 포함하되,
    상기 마이크로프로세서, 상기 I/O 포트 및 상기 메모리는 데이터 버스, 어드레스 버스 및 제어 버스에 의해 연결되는
    시스템.
  8. 제 7 항에 있어서,
    상기 접착제, 상기 프로그램가능 물질 및 상기 도전체는 동시에 패터닝되는 시스템.
  9. 제 7 항에 있어서,
    상기 접착제는 티타늄 및 폴리실리콘 중 적어도 하나를 포함하고, 상기 프로그램가능 물질은 칼코겐화물 메모리 소자를 포함하는 시스템.
  10. 기판 상에 형성된 콘택트 상에 유전체를 형성하는 단계와,
    상기 유전체 상에 접착제를 형성하는 단계와,
    상기 접착제 및 상기 유전체를 통과하여 상기 콘택트를 노출시키는 개구부를 형성하는 단계와,
    상기 접착제 및 상기 콘택트의 제 1 부분 상에 프로그램가능 물질을 형성하는 단계와,
    상기 프로그램가능 물질에 결합된 도전체를 형성하는 단계
    를 포함하는 방법.
  11. 제 10 항에 있어서,
    상기 접착제, 상기 프로그램가능 물질 및 상기 도전체를 동시에 패터닝하는 단계를 더 포함하는 방법.
  12. 제 10 항에 있어서,
    상기 접착제 형성 단계는 티타늄 및 폴리실리콘 중 적어도 하나를 형성하는 단계를 포함하고, 상기 프로그램가능 물질 형성 단계는 칼코겐화물 메모리 소자를 형성하는 단계를 포함하는 방법.
  13. 제 10 항에 있어서,
    상기 콘택트의 제 2 부분 상에 적어도 하나의 스페이서를 형성하는 단계를 더 포함하는 방법.
  14. 기판 상의 콘택트 상의 유전체와,
    상기 유전체 상의 접착제와,
    상기 접착제 및 상기 콘택트의 제 1 부분 상의 프로그램가능 물질과,
    상기 프로그램가능 물질에 결합된 도전체
    를 포함하되,
    상기 접착제 및 상기 유전체는 상기 콘택트를 노출시키는 개구부를 가지는
    장치.
  15. 제 14 항에 있어서,
    상기 접착제, 상기 프로그램가능 물질 및 상기 도전체는 동시에 패터닝되는 장치.
  16. 제 14 항에 있어서,
    상기 접착제는 티타늄 및 폴리실리콘 중 적어도 하나를 포함하고, 상기 프로그램가능 물질은 칼코겐화물 메모리 소자를 포함하는 장치.
  17. 제 14 항에 있어서,
    상기 콘택트의 제 2 부분 상에 적어도 하나의 스페이서를 더 포함하는 장치.
  18. 마이크로프로세서와,
    입/출력(I/O) 포트와,
    기판 상의 콘택트와, 상기 콘택트 상의 유전체와, 상기 유전체 상의 접착제와, 상기 접착제 및 상기 콘택트의 제 1 부분 상의 프로그램가능 물질과, 상기 프로그램가능 물질에 결합된 도전체를 포함하는 메모리
    를 포함하되,
    상기 접착제와 상기 유전체는 상기 콘택트를 노출시키는 개구부를 가지고,
    상기 마이크로프로세서, 상기 I/O 포트 및 상기 메모리는 데이터 버스, 어드레스 버스 및 제어 버스에 의해 연결되는
    시스템.
  19. 제 18 항에 있어서,
    상기 접착제, 상기 프로그램가능 물질 및 상기 도전체는 동시에 패터닝되는 시스템.
  20. 제 18 항에 있어서,
    상기 접착제는 티타늄 및 폴리실리콘 중 적어도 하나를 포함하고, 상기 프로그램가능 물질은 칼코겐화물 메모리 소자를 포함하는 시스템.
  21. 제 18 항에 있어서,
    상기 콘택트의 제 2 부분 상에 적어도 하나의 스페이서를 더 포함하는 시스템.
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