KR20050053617A - 프로그램 가능 디바이스를 위한 변경된 콘택트 - Google Patents
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Abstract
일 양상에 따르면, 프로그램 가능 디바이스의 상태를 설정하고 재프로그램하는 장치를 제공한다. 일 양상에 따르면, 유전체(210)를 통과하는 개방부를 형성하여, 기판(110) 위에 형성된 콘택트(170)를 노출시키는 방법을 제공한다. 콘택트의 저항율은, 이온(175)을 콘택트에 주입하는 것, 물질을 콘택트에 성장하는 것 및 콘택트를 플라스마 처리하는 것 중 적어도 하나에 의해 변경된다. 일 양상에 따르면, 스페이서(102)가 개방부 내에 형성되고, 프로그램 가능 물질(404), 바람직하게는 칼코겐화물이 개방부 내 변경된 콘택트 위에 형성된다. 전도체(410)가 프로그램 가능 물질 위에 형성되며, 콘택트가 신호 라인을 전도한다.
Description
구조적으로 변경된 콘택트를 구비한 상(phase) 변화 메모리 디바이스를 포함하는 프로그램 가능 디바이스는, 상 변화 물질의 상태를 변경함으로써 프로그램할 수 있다.
전형적인 컴퓨터, 또는 컴퓨터 관련 디바이스는, 일반적으로 메인 메모리 또는 RAM(random access memory)으로 불리는 물리적인 메모리를 구비한다. 일반적으로, RAM은 컴퓨터 프로그램에 이용가능한 메모리이고, ROM(read-only memory)은, 예를 들어 컴퓨터를 부팅하고, 진단을 수행하기 위하여 사용하는 메모리이다. 전통적인 메모리 기술은, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 및 EEPROM(electrically erasable programmable read-only memory)를 포함한다.
고체 상태 메모리 디바이스는, 메모리 애플리케이션에서의 각각의 메모리 비트(예를 들어, 비트당 1∼4 트랜지스터)를 위해 극소 전자 회로 소자를 전통적으로 채택한다. 하나 이상의 전자 회로 소자가 각각의 메모리 비트를 위해 필요하기 때문에, 이러한 디바이스는 상당한 칩 "실영역(real estate)"을 소모하여 정보 비트를 저장할 수도 있는데, 이는 메모리 칩의 밀도를 제한한다. 이러한 디바이스의 중요한 "비휘발성" 메모리 소자, 예를 들어 EEPROM은, 재프로그램 가능성을 제한하며, 전계 효과 트랜지스터의 게이트 상의 전하를 유지하여 각각의 메모리 비트를 저장하는 부동 게이트 전계 효과 트랜지스터 디바이스를 전통적으로 채택한다. 이러한 분류의 메모리 디바이스는 또한 상대적으로 느리게 프로그램된다.
상 변화 메모리 디바이스는, 상 변화 물질, 즉 일반적인 비결정 및 일반적인 결정 상태 사이를 스위치할 수 있는 물질을 전자 메모리 애플리케이션을 위해 사용한다. Michigan Troy에 있는 Energy Conversion Devices, Inc.에서 최초로 개발한 메모리 소자의 한 가지 타입은, 애플리케이션 내에서, 일반적인 비결정 구조 상태와 일반적인 결정 국소 급(order) 사이, 또는 완전한 비결정과 완전한 결정 상태 사이의 전체 스펙트럼을 가로지른 국소 급의 상이한 검출가능 상태 사이를 스위치할 수 있는 상 변화 물질을 사용한다. 이 상이한 구조 상태는 상이한 저항율 값을 가지므로, 상이한 전기적 독출을 갖는다. 그러한 애플리케이션에 적합한 전형적인 물질은, 다양한 칼코겐화물(chalcogenide) 원소를 사용하는 것을 포함한다. 이러한 전기적 메모리 디바이스는, 전통적으로는 전계 효과 트랜지스터 디바이스를 메모리 저장 소자로서 사용하지 않지만, 전기적 환경 내에서, 박막 칼코겐화물 물질의 모놀리식 본체(monolithic body)를 포함한다. 그 결과, 매우 적은 칩 실영역이 정보 비트를 저장하기 위해 필요하므로, 본질적으로 높은 밀도의 메모리 칩을 위해 제공한다. 상태 변화 물질은, 저항값을 표현하는 결정, 반-결정, 비결정, 또는 반-비결정 상태에서 설정될 때는 분명한 비휘발성이며, 그 값은 물질의 물리적 상태(예를 들어, 결정 또는 비결정)를 표현하기 때문에, 재프로그램될 때까지 유지된다. 따라서, 상 변화 메모리 물질은 비휘발성 메모리에서의 상당한 개선을 나타낸다.
고체 상태 및 상 변화 메모리 디바이스에 대한 공통적인 특징은, 특히 메모리 소자를 세팅 또는 재프로그래밍할 때 상당한 전력이 소모된다는 점이다. 전력 소모는, 전력 셀(예를 들어, 배터리)에 의존하는 휴대용 디바이스에 특히 중요하다. 메모리 디바이스의 전력 소모를 감소시키는 것이 바람직하다. 고체 상태 및 상 변화 메모리 디바이스에 대한 또다른 공통적인 특징은, 비결정과 결정 상태로/로부터의 재프로그램 가능한 사이클 라이프가 제한된다는 점이다. 더욱이, 시간이 초과하면, 상 변화 물질은 비결정과 결정 상태로/로부터 신뢰성있게 재프로그램할 수 없다. 상 변화 메모리 물질의 프로그램 가능한 사이클 라이프를 증가시키는 것이 바람직하다.
상 변화 물질의 화학 반응 및 계면박리(delamination)는, 고체 상태 및 상 변화 메모리 디바이스에 대한 공통적인 관심사이다. 콘택트에 대한 상 변화 물질의 부착력을 증가시킴과 동시에, 상 변화 물질과 콘택트의 화학 반응을 감소시키는 것이 바람직하다.
도 1은 메모리 소자 어레이의 실시예의 개략도.
도 2는 반도체 기판 부분의 단면인 2차원 측면을 나타내는 도면으로서, 메모리 소자를 기판에 형성하는 실시예에 따르면, 기판은 메모리 셀의 z 방향 두께를 한정하도록 형성된 유전체 트렌치를 구비한다.
도 3은 동일한 단면에서의 도 2의 구조를 나타내는 도면으로서, 도펀트를 도입하여 메모리 소자를 위한 격리 디바이스를 형성하는 것을 설명한다.
도 4는 트렌치를 형성한 이후의 도 3의 구조를 나타내는 도면.
도 5는 도 4의 구조의 개략적인 상부면을 나타내는 도면.
도 6은 콘택트를 형성한 이후의 도 4의 구조를 나타내는 도면.
도 7은 동일한 단면에서의 도 6의 구조를 나타내는 도면으로서, 마스킹 물질과 유전체 물질을 형성하는 것을 설명한다.
도 8은 또다른 단면에서의 도 7의 구조를 나타내는 도면으로서, 유전체를 통과하는 개방부를 형성하여 콘택트를 노출시키는 것을 설명한다.
도 9는 동일한 단면에서의 도 8의 구조를 나타내는 도면으로서, 콘택트의 각도 있는 변경을 설명한다.
도 10은 또다른 단면에서의 도 9의 구조를 나타내는 도면으로서, 콘택트의 변경 영역을 설명한다.
도 11은 동일한 단면에서의 도 8의 구조를 나타내는 도면으로서, 개방부 내에 스페이서를 등각적으로 형성하는 것을 설명한다.
도 12는 동일한 단면에서의 도 9의 구조를 나타내는 도면으로서, 스페이서를 에칭하는 것을 설명한다.
도 13은 동일한 단면에서의 도 12의 구조를 나타내는 도면으로서, 콘택트의 자기 정렬된 변경을 설명한다.
도 14는 동일한 단면에서의 도 12의 구조를 나타내는 도면으로서, 콘택트의 각도 있는 변경을 설명한다.
도 15는 또다른 단면에서의 도 14의 구조를 나타내는 도면으로서, 콘택트의 변경 영역을 설명한다.
도 16은 동일한 단면에서의 도 12의 구조를 나타내는 도면으로서, 프로그램 가능 물질, 배리어 및 전도체를 형성하는 것을 설명한다.
도 17은 동일한 단면에서의 도 16의 구조를 나타내는 도면으로서, 프로그램 가능 물질, 배리어 및 전도체를 패터닝하는 것을 설명한다.
도 18은 또다른 단면에서의 도 17의 구조를 나타내는 도면.
도 19는 동일한 단면에서의 도 18의 구조를 나타내는 도면으로서, 유전체 물질 및 신호 라인을 형성하는 것을 설명한다.
도 20은 메모리 디바이스를 형성하는 방법을 나타내는 도면.
도 21은 도 19에 도시한 것과 비슷한 구조의 메모리를 포함하는 시스템 실시예를 나타내는 도면.
특정 구성을 참조하여 예시적인 실시예를 설명한다. 본 기술 분야의 숙련자는, 첨부되는 청구범위의 사상을 유지하면서 다양한 변화와 변경이 가능함을 인식할 것이다. 추가적으로, 본 발명을 명료하게 하기 위하여, 잘 알려진 소자, 디바이스, 컴포넌트, 회로, 처리 공정 등을 상세하게 설명하지 않을 수도 있다.
프로그램 가능 물질(예를 들어, 상 변화)을 사용하여 디바이스의 메모리 소자의 상태를 결정하는 메모리 디바이스를 설명한다. 프로그램 가능 물질은, 콘택트의 저항율을 일부분 변경함으로써 이전의 디바이스에 대해 개선된(일반적으로는 더 낮은) 전력 소모로 비결정 및 결정 상태에 대해 재프로그램한다. 실시예에서, 콘택트의 저항율을 증가시켜, 콘택트에서의 전력 손실과, 콘택트로부터 프로그램 가능 물질로 전달되는 열을 증가시킴으로써, 필요한 프로그래밍 전류를 감소시키며, 재프로그래밍의 신뢰도를 향상시킨다. 실시예에서, 개선된(일반적으로는 거의 없는) 화학 반응 콘택트를 설명한다. 실시예에서, 콘택트에 대한 개선된 부착력(예를 들어, 계면박리가 거의 없는)을 갖는 프로그램 가능 물질을 설명한다.
또다른 실시예에서, 콘택트의 저항율을 변경하는 방법을 설명한다. 이온을 콘택트에 주입하고, 물질을 콘택트에 성장하며, 콘택트를 플라스마로 처리하는 것 중 적어도 하나를 사용하여 콘택트를 변경할 수 있다. 개방부(opening)에 노출된 콘택트의 표면에 수직인 입사각, 및 개방부에 노출된 콘택트의 표면에 대한 각도로 이온을 주입할 수 있다.
설명되는 메모리 디바이스 및 방법은, 이전의 디바이스와 비교하여 더 낮은 프로그래밍 전류 조건, 개선된 디바이스 신뢰도, 개선된 프로그램 가능 사이클 라이프, 및 더 낮은 비용과 범위성을 제공한다. 더욱이, 실시예에서, 장치는 종래의 프로세스 툴세트 및 설비로 제조 가능하다.
도 1은 본 명세서의 설명에서 표현 및 형성되는 복수의 메모리 소자로 구성된 메모리 어레이의 실시예에 대한 개략도를 보여준다. 이 예에서, 메모리 어레이(5)의 회로는, 칩의 일부분 위의 격리 디바이스(25)와 전기적으로 직렬로 상호접속된 메모리 소자(30)를 구비한 xy 그리드(grid)를 포함한다. 실시예에서, 어드레스 라인 10(예컨대, 열) 및 20(예컨대, 행)은, 종래의 방식과 같이 외부 어드레싱 회로에 접속된다. 격리 디바이스와 조합되는 메모리 소자의 xy 그리드 어레이의 목적은, 어레이의 인접 또는 원격 메모리 소자에 저장된 정보와의 간섭없이, 각각의 이산적인 메모리 소자가 판독 및 기록되게 하는 것이다.
도 1의 메모리 디바이스(5)와 같은 메모리 어레이는, 기판의 전체 부분을 포함하는 어느 일부분에 형성될 수 있다. 전형적인 기판은 실리콘 기판과 같은 반도체 기판이다. 세라믹 물질, 유기 물질, 또는 유리 물질을 기반 구조의 부분으로서 포함하는 다른 기판도 적합하지만, 이에 한정되는 것은 아니다. 실리콘 반도체 기판의 경우, 메모리 어레이(5)는 웨이퍼 레벨에서의 기판의 영역에 걸쳐 제조될 수 있으며, 웨이퍼는 싱귤레이션(singulation)을 통해 이산적인 다이(die) 또는 칩으로 변형되는데, 다이 또는 칩의 일부 또는 전체는 그 위에 형성된 메모리 어레이를 구비한다. 추가적인 어드레싱 회로(예를 들어, 디코더 등)는 본 기술 분야의 숙련자에게 알려진 바와 같이 형성할 수 있다.
도 2∼14는 도 1의 대표적인 메모리 소자(15) 제조의 실시예를 나타낸다. 도 2는, 기판(100), 예를 들어 반도체(예, 실리콘) 기판의 부분을 나타낸다. 이 예에서, 붕소와 같은 P형 도펀트(dopant)를 부분(110)에 도입한다. 예에서, P형 도펀트의 적당한 농도는 약 5×109∼1×1020atoms/㎤ 정도이며, 기판(100)의 부분(110)을 P++로 표현하게 된다. 이 예에서, 기판(100)의 오버라잉(overlying) 부분(110)은 P형 애피택셜 실리콘의 부분(120)이다. 예에서, 도펀트 농도는 약 1016∼1017atoms/㎤ 정도이다.
도 2는 기판(100)의 애피택셜 부분(120)에 형성된 STI(shallow trench isolation) 구조(130)를 또한 나타낸다. 일 양상에 따르면, STI 구조(130)는 메모리 셀의 z 방향 두께, 즉 한정된 메모리 셀의 z 방향 두께만을 한정하는 역할을 하는데, 이는 후속하는 설명에서 명백해질 것이다. 실시예에서, 메모리 셀 z 방향 영역(135A,135B)은, z 방향 차원보다 큰 x 방향 차원인 스트립(strip)으로서 패터닝된다. 또다른 양상에 따르면, STI 구조(130)는 개개의 메모리 소자를 상호 격리시킬 뿐만 아니라, 기판 내부 및 위에 형성된 관련 회로 소자(예, 트랜지스터 디바이스)로부터 격리시키는 역할을 한다. 메모리 셀 영역(135A,135B)의 z 방향 두께를 한정하는 STI 구조를 패터닝하는데 사용된 종래의 포토리소그래피 기술의 현재 상태는, 0.25㎛ 만큼 작은 최소 배선폭(z 방향 두께)을 제공할 수 있다.
도 3은 도 2의 구조를 나타내며, 메모리 셀 영역(135A,135B)에서의 추가적인 제조 작업을 설명한다. 각각의 메모리 셀 영역(스트립) 내에서, 기판(100)의 오버라잉 애피택셜 부분(120)은 제1 전도체(conductor) 또는 신호 라인 물질(140)이 된다. 예에서, 제1 전도체 또는 신호 라인 물질(140)은, 예를 들어 인 또는 비소를 약 1018∼1019 atoms/㎤ 정도의 농도로 도입함으로써 형성된 N형 도핑 실리콘(예, N+ 실리콘)이다. 이 예에서, 제1 전도체 또는 신호 라인 물질(140)은 어드레스 라인, 즉 행 라인(도 1의 행 라인 20)의 역할을 한다. 제1 전도체 또는 신호 라인 물질(140) 위에 놓는 것이 격리 디바이스(예, 도 1의 격리 디바이스 25)이다. 예에서, 격리 디바이스는 N형 실리콘 부분(150)(예, 약 1014∼1018atoms/㎤ 정도의 도펀트 농도)과 P형 실리콘 부분(160)(예, 약 1019∼1020atoms/㎤ 정도의 도펀트 농도)에 형성된 PN 다이오드이다. PN 다이오드를 도시하고는 있지만, 다른 격리 구조도 유사하게 적합하다는 점을 인식하게 된다. 그러한 디바이스는 MOS(metal oxide semiconductor) 디바이스를 포함하지만, 이에 한정되지는 않는다.
도 4는 xy 시각에서의 도 3의 구조를 나타내며, 기판(100)의 애피택셜 부분(120)에 트렌치(190)를 형성한다. 이 예에서, 트렌치(190)는 STI 구조(130)에 직교하여 형성된다. 트렌치(190)는 메모리 셀의 x 방향 두께를 한정한다. 현재의 포토리소그래피 기술에 따르면, x 방향 두께를 위한 적합한 최소 배선폭은 0.25㎛ 만큼 작다. 또한, 도 4는 트렌치(190)에 의해 분리되는 메모리 셀(145A,145B)을 나타내는데, 이들은 STI 구조(130)에 의해 한정된 z 방향 두께와 트렌치(190)에 의해 한정된 x 방향 두께를 갖는다. 실시예에서, x 방향 두께에 대한 정의는, 메모리 셀 영역(135A)의 메모리 셀(145A,145B)을 한정하는 메모리 라인 스택의 전도체 또는 신호 라인(140)에 대한 에칭을 포함한다. 이 예에서, 에칭은 메모리 라인 스택을 통과하여 전도체 또는 신호 라인(140)의 부분에까지 계속된다. 시간 제한된 에칭을 사용하여 이 시점에서 에칭을 멈출 수 있다. 패터닝의 후속으로, N형 도펀트를 각 트렌치(190)의 베이스에 도입하여, 메모리 셀 145A와 145B 사이에 약 1018∼1020atoms/㎤ 정도의 도펀트 농도를 갖는 포켓(pocket)(200)을 형성한다.
포켓(200)의 도입에 후속하여, 실리콘 2산화물과 같은 유전체 물질을 트렌치(190)에 도입하여 STI 구조(132)를 형성한다. 그 다음, 상부면(도시한 바와 같은)을, 예를 들어 화학-기계적으로 연마하여 평탄하게 할 수도 있다. 도 5는, STI 구조(130,132)에 의해 분리된 메모리 셀(예, 메모리 셀 145A 및 145B)을 구비하는 도 4의 구조의 xz 시각을 나타낸다.
도 6은 도 4의 구조(예, xy 시각)를 나타내며, 이 예에서, 코발트 실리사이드(CoSi2)와 같은 고융점 금속 실리사이드의 물질을 P형 실리콘 부분(160)의 일부에 형성하여 콘택트(170)를 한정하는 것을 설명한다. 일 양상에 따르면, 콘택트(170)는, 칩 회로 구조의 주변 회로(예, 어드레싱 회로)의 제조 시 낮은 저항 물질로서의 역할을 한다.
도 7은 도 6의 구조를 나타내며, 마스킹 물질(180)의 도입을 설명한다. 마스킹 물질(180)은, 후속하는 에칭 작업에 대하여 어느 정도까지는 에칭을 중단시키는 역할을 하는데, 이에 대해서는 이후에 좀더 명확하게 설명할 것이다. 실시예에서, 마스킹 물질(180)에 적합한 물질은, 질화 실리콘(Si3N4)과 같은 유전체 물질이다.
또한, 도 7은, 메모리 셀(145A,145B)을 덮기에 충분한 100Å∼50,000Å 두께의 유전체 물질(210)을 구조 위에 도입한 것을 나타낸다. 실시예에서, 유전체 물질(210)은 SiO2이다. 또다른 실시예에서, 유전체 물질(210)은, 감소된 열전도율 κ, 바람직하게는 κSiO2 보다 적은 열전도율, 더욱 바람직하게는 3∼10배 적은 κSiO2을 위해 선택된 물질이다. 일반적으로, SiO2 및 Si3N4는 1.0 정도의 κ 값을 갖는다. 따라서, SiO2 외에, 유전체 물질(210)을 위해 적합한 물질로는, 1.0 보다 적은 κ 값을 갖는 물질이 있다. 1.0 보다 적은 κ 값을 갖는 고온의 폴리머는, 카바이드 물질, Aerogel, Xerogel(0.1 정도의 κ) 및 그들의 유도체를 포함한다.
도 8은 동일한 단면에서의 도 7의 구조를 나타내는 것으로서, 유전체(210)와 마스킹 물질(180)을 통과하는 개방부(220)를 형성하여 콘택트(170)를 노출하는 것을 설명한다. 실시예에서, 개방부(220)는, 종래의 포토리소그래피 및 건식 에칭 기술을 사용하여 유전체(210)와 마스킹 물질(180)을 통과하도록 에칭된 원형 홀(hole)의 패터닝에 의해 형성된다. 종래의 포토리소그래피 기술의 상태에 따르면, 지름이 0.25㎛ 정도로 작은 원형 개방부를 패터닝할 수 있다. 원형 개방부 외에, 직사각형 개방부와 같은 다른 개방부를 대안적으로 채택할 수 있음을 인식하게 된다.
도 9는 동일한 단면에서의 도 8의 구조를 나타내는 것으로서, 콘택트(170)의 각도 있는 변경을 설명한다. 콘택트(170)의 변경은 각도 없는 방식으로도 또한 이루어질 수 있음을 인식하게 된다. "각도 있는"의 의미는, 예를 들어 이온 주입의 방향이 도 9에 도시한 y 축으로의 조사와 평행하지 않음을 의미한다. 더욱이, 도 9는 이온 주입에 의한 변경을 설명하며, 다른 변경 방법으로는, 물질을 콘택트(170) 위에 성장하고, 콘택트(170)를 플라스마 처리하여 콘택트(170)의 저항율을 증가시키는 방법을 포함할 수 있지만, 이에 한정되지는 않는다.
실시예에서, 이온(175)을 콘택트(170)에 주입함으로써 콘택트(170)를 변경한다. 이온 주입법은 정밀한 위치 제어를 제공하여, 측면 확산이라는 이슈를 방지한다. 이온 주입법에 의해 콘택트(170)에 충격이 가해져서, 부분적으로 또는 완전하게 비결정화되어, 콘택트(170)의 저항율을 증가시키며, 이온 주입법 또는 다른 방법에 의해 도입된 원자를 사용하여 화학적 화합물을 형성하는 콘택트(170)의 능력을 높인다. CoSi2로 화합물을 형성할 수 있어서 콘택트(170)의 저항율을 증가시키는 이온으로는, 산소 이온, 질소 이온 및 탄소 이온을 사용할 수 있다. 예를 들어, 콘택트(170)가 CoSi2로 구성된 경우, CoSi2 내에 산소 이온을 주입함으로써, 콘택트(170) 내에 SiO2의 절연체 영역을 형성하여 콘택트(170)의 저항율을 증가시킨다. 대안적으로, 질소 이온이 콘택트(170)(CoSi2로 구성됨)에 주입되는 경우, Si3N4의 절연체 영역이 콘택트(170) 내에 형성된다. 이온 주입법은, 지정되는 이온의 수를 일치하게 주입할 수 있다는 점에서 정밀도를 제공한다. 또한, 이온 주입의 깊이는, 종래의 공지된 표를 사용하고, 이온 양, 이온 에너지, 및 콘택트(170)의 구성과 두께를 포함하는 요소를 고려하여 선택할 수 있다.
실시예에서, 도 9에 도시한 바와 같이, 유전체(210)는, 이온을 콘택트(170) 또는 콘택트(170)의 부분에 주입시키는 이온 주입 마스크로서의 역할을 한다. 반도체 공정에서 채택되는 대부분의 막은, SiO2, 실리콘 질화물, 알루미늄 및 다른 얇은 금속 막이며, 이온 빔을 차단하기 위하여 사용할 수 있다.
실시예에서, 콘택트(170) 위에 저항성 물질을 성장함으로써 콘택트(170)를 변경한다. 실시예에서, 저항성 물질은 0.001Ω-㎝ ∼ 0.5Ω-㎝ 중 하나의 저항율을 갖는다. 저항성 물질의 막 두께를 지정하고, 타깃 프로그래밍 전류를 지정하며, 메모리 디바이스를 위한 전압 공급을 지정하며, 종래의 계산을 사용함으로써 저항율을 선택한다. 실시예에서, 콘택트(170)는 200Ω∼2000Ω 중 하나의 직렬 저항을 갖는다. 실시예에서, 저항성 물질은 콘택트(170) 또는 콘택트(170)의 부분에 형성된다. 저항성 물질은 개방부(220)의 벽에 또한 형성되지만, 유효 전류는, 충분하게 높은 저항율의 저항성 물질인 프로그램 가능 물질(404)로부터 연결되지는 않는다.
실시예에서, 개방부(220) 내 콘택트(170)를 활성 질소, 활성 산소 및 암모니아 중 적어도 하나에 노출시키는 플라스마 처리를 사용하여 콘택트(170)를 변경한다. 플라스마는 콘택트(170)와 화학적으로 반응하여 콘택트(170)의 저항율을 증가시킨다. 더욱이, 상술한 참조 방법 중 어느 하나, 참조 방법을 조합한 방법, 모든 참조 방법을 사용하여 콘택트(170)의 저항율을 변경할 수 있다.
도 10은 도 9의 구조의 또다른 단면으로서, 이온(175)을 y 축에 대한 각도로 주입함으로써 콘택트(170)의 변경 영역을 설명한다. 변경된 콘택트(170)의 영역은, 개방부(220) 내 콘택트(170)의 경계를 보여주는 변경된 영역(172)으로서 도시한다. 실시예에서, 변경된 영역(172)은 콘택트(170)의 잔여 영역보다 저항율이 높다. 실시예에서, 상 변화를 겪는 프로그램 가능 물질(404)은 변경된 영역(172)이 아닌 콘택트(170)에 배치된다. 상 변화를 겪는 프로그램 가능 물질이 적게 사용될수록 전력 소모가 적어지며, 프로그래밍의 신뢰도가 향상된다. 또다른 실시예에서, 콘택트(170)의 각도 없는 변경을 채택한 경우, 변경된 영역(172)은 개방부(220) 내 콘택트(170)의 전체 노출된 표면 영역을 포함하고, 상 변화를 겪는 프로그램 가능 물질(404)은 변경된 물질(172) 전체 위에 형성된다. 콘택트(170)의 저항율을 증가시킴으로써, 콘택트(170)로부터 프로그램 가능 물질(404)로 전달되는 전력 소모와 열이 증가되어, 프로그래밍 전류 조건을 감소시키고, 프로그래밍 신뢰도를 향상시킬 수 있다. 더욱이, 콘택트(170)의 저항율을 증가시킴으로써, 콘택트(170)와 프로그램 가능 물질(404)과의 화학 반응을 감소시킬 수 있으며, 콘택트(170)에 대한 프로그램 가능 물질(404)의 부착력을 증가시킬 수 있다.
도 11은 도 8의 구조의 동일한 단면으로서, 개방부(220) 내 그리고 유전체(210) 위에 스페이서 물질(402)을 형성하는 것을 나타낸다. 실시예에서, 스페이서 물질(402)은, 예를 들어 기판 위에 TEOS(tetra-ethyl-ortho-silicate)를 화학 증착함으로써 등각적으로 형성된다. 이 제조 시점에서, 스페이서 물질은 개방부(220) 내 콘택트(170)를 덮는다.
도 12는 도 11의 구조를 나타내며, 스페이서 물질(402)을 에칭하여 개방부(220) 내에 유전체 스페이서(스페이서 물질 부분 402A)를 형성한다. 실시예에서, 스페이서 물질(402)은 시간 제한된 에칭을 사용하여 이방성으로 에칭된다. 일 양상에 따르면, 스페이서 물질(402)은 콘택트(170) 위의 프로그램 가능 물질(404)(도 16)의 양을 감소시키는 역할을 하는데, 이에 대해서는 좀더 명확하게 후술할 것이다.
도 13은 도 12의 구조의 동일한 단면으로서, 콘택트(170)의 자기 정렬(self-aligned) 변경을 나타낸다. 이온 주입 마스크로서 작용하는 스페이서(402A)에 의해 자기 정렬 변경된다. 스페이서(402A)가 형성되기 이전 또는 이후(또는 이전 및 이후에 모두)에, 콘택트(170)를 변경할 수 있다는 점을 인식하게 된다. 더욱이, 도 13은 이온(175)을 주입함으로써 콘택트(170)를 변경하는 것을 보여주지만, 콘택트(170) 위에 물질을 성장하고, 콘택트(170)를 플라스마에 노출하는 것을 포함하는 추가적인 변경 방법도 이용가능하다.
대안적으로, 실시예에서, 개방부(220)의 벽에 대한 각도로 이온을 주입한다. 도 14는 도 12의 구조의 동일한 단면으로서, 이온(175)을 주입함으로써 콘택트(170)의 각도 있는 변경을 나타낸다. 콘택트(170) 위에 물질을 성장하고, 콘택트(170)를 플라스마에 노출하는 것을 포함하는 추가적인 변경 방법도 이용가능하다는 점을 인식하게 된다.
도 15는 도 14의 구조의 또다른 단면으로서, 콘택트(170)에 대한 변경 영역, 즉 변경된 영역(173)을 나타낸다. 실시예에서, 상 변화를 겪는 프로그램 가능 물질(404)은, 변경된 영역(172)이 아닌 콘택트(170)에 배치된다. 상 변화를 겪는 프로그램 가능 물질이 적게 사용될수록 전력 소모가 적어지며, 프로그래밍의 신뢰도가 향상된다.
도 16은 도 13의 구조를 나타내며, 프로그램 가능 물질(404)을 개방부(220) 내 콘택트(170)와 유전체(210) 위에 도입한다. 실시예에서, 프로그램 가능 물질(404)은, 에너지(예, 전기 에너지, 열 에너지) 양에 의해 물리적인 상태(예, 결정, 비결정)가 변경될 수 있는 특성을 갖는 상 변화 물질이다. 일반적인 공식을 갖는 칼코겐화물 물질이 이러한 목적에 부합하는 것으로 알려져 있으며, 칼코겐화물 물질은 종래의 성장 기법을 사용하여 기판 및 콘택트(170) 위에 도입할 수 있다.
도 16에 도시한 바와 같이, 실시예에 따르면, 프로그램 가능 물질(404)을 도입한 후, 배리어 물질(408)을 프로그램 가능 물질(404) 위에 형성하고, 전도체(410)를 배리어 물질(408) 위에 형성한다. 일 양상에 따르면, 배리어 물질(408)은 프로그램 가능 물질(404)과 전도체(410)간의 임의의 화학 반응을 방지하는 역할을 한다. 실시예에서, 프로그램 가능 물질(404), 스페이서(402), 배리어 물질(408) 및 전도체(410)는 종래의 패터닝 기술을 사용하여 형성된다. 실시예에서, 배리어 물질(408)은, 티타늄 및 티타늄 질화물 중 적어도 하나를 포함한다. 티타늄 및/또는 티타늄 질화물 코팅을 기판 위에 균일하게 성장시킬 수 있는데, 이는 플랙킹(flaking), 블리스터링(blistering), 칩핑(chipping) 및 필링(peeling)에 영향을 받지 않는 훌륭한 부착력을 보여준다. 실시예에서, 프로그램 가능 물질(404)은 칼코겐화물 합금의 상 변화 물질을 포함하며, 콘택트(170)는 CoSi2를 포함한다. 실시예에서, 프로그램 가능 물질(404)로서 적합한 칼코겐화물 합금은, 주기율표의 VI족 중 적어도 하나의 엘리먼트를 포함한다. 실시예에서, 프로그램 가능 물질(404)로서 Ge2Sb2Te5를 사용한다. 프로그램 가능 물질(404)로서 사용되는 다른 칼코겐화물 합금은, GaSb, InSb, InSe, Sb2Te3, GeTe, InSbTe, GaSeTe, SnSb2Te4, InSbGe, AgInSbTe, (GeSn)SbTe, GeSb(SeTe) 및 Te81Ge15Sb2S2 이다.
도 16에 도시한 구조에서, 프로그램 가능 물질(404)과 콘택트(170)의 접촉 영역은, 스페이서 물질 부분(402A)에 의해 최소화된다. 일 양상에 따르면, 개방부(220)의 면적에 의해 콘택트(170)의 제1 접촉 영역이 노출된다. 일 양상에 따르면, 제1 접촉 영역보다 적은 제2 접촉 영역은, 스페이서 물질(402) 및/또는 스페이서 물질 부분(402A)에 의해 노출된다. 프로그램 가능 물질(404)의 양을 최소화함으로써, 예를 들어 콘택트(170)(영역 406으로 도시함)에서 비결정 및 결정으로의 상 변화를 겪는 프로그램 가능 물질(404)의 양이 제한된다. 스페이서 물질 부분(402A) 사이에 도시한 영역(406)은, 프로그램 가능 물질(404)의 제한적이면서 국소적인 프로그래밍 영역을 한정하며, 프로그램 가능 물질(404)의 비결정 및 결정 상태로의 프로그램 가능 신뢰도를 증가시킨다. 일반적으로, 상 변화 영역을 국소화시킴으로써, 프로그래밍과 판독 동안, 프로그램 가능 물질(404)에 요구되는 전류가 작아지므로, 전력 소모도 작아진다.
도 17은 xy 시각에서의 도 16의 구조를 나타내며, 개방부(412)의 형성을 설명한다. 일 양상에 따르면, 개방부(412)는 프로그램 가능 물질(404), 배리어 물질(408) 및 전도체(410)의 x 방향 두께를 한정한다. 또다른 양상에 따르면, 개방부(412)는, 개개의 메모리 소자를 상호간에 분리시킬 뿐만 아니라, 기판 위에 형성된 관련 회로 소자(예, 트랜지스터 디바이스)와도 분리시킨다. 실시예에서, 개방부(412)는, 전도체(410), 배리어 물질(408) 및 프로그램 가능 물질(404)을 통과하는 개방부를 패터닝함으로써 형성된다. 종래의 포토리소그래피 및 에칭 기술을 사용하여 패터닝을 이룰 수 있다. 이 예에서, 에칭은 전도체(410), 배리어 물질(408) 및 프로그램 가능 물질(404)을 통과하도록 진행되지만, 유전체(210)는 배제한다. 현재의 포토리소그래피 기술에 따르면, 개방부(412)의 x 방향을 위해 적합한 최소 배선폭은 0.25㎛ 정도이다. 도 18은 도 17의 구조의 yz 시각에서의 또다른 단면을 나타낸다.
도 19는 도 18의 구조를 보여주며, 전도체(410) 위에 유전체 물질(412)을 형성하는 것을 설명한다. 유전체 물질(412)은, 예를 들어 SiO2이며, 또는 전도체(410) 위에 형성되어 전도체(410)를 전기적으로 분리시키는 다른 적합한 물질이다. 후속하여, 유전체 물질(412)이 평탄화되고, 유전체 물질(412), 유전체 물질(210) 및 유전체 물질(180)을 통과하여 콘택트(170)에 이르는 구조의 부분에 비아(via)가 형성된다. 비아는, 텅스텐(W)과 같은 전도성 물질 및 티타늄(Ti)과 티타늄 질화물(TiN)과의 조합과 같은 배리어 물질로 채워진다. 유전체 물질(412)을 도입하고, 전도성 비아를 채워서 형성하여 평탄화시키는 기술은, 본 기술 분야의 숙련자에게 공지되어 있다. 또한, 도 19에 도시한 구조는, 기판(100) 위에 형성된 전도체 또는 신호 라인 물질(140)(예, 행 라인)의 구조를 반영하도록 형성되어 패터닝된 추가적인 전도체 또는 신호 라인 물질(414)을 보여준다. 미러(mirror) 전도체 라인 물질(414)은, 전도체 또는 신호 라인 물질(140)을 반영하며, 전도성 비아를 통해 전도체 또는 신호 라인 물질(140)과 접속된다. N형 실리콘과 같은 도핑된 반도체를 반영함으로써, 한 양상에 따르면, 미러 전도체 라인 물질(414)은, 도 1에 도시한 메모리 어레이(5)와 같은 메모리 어레이 내 전도체 또는 신호 라인 물질(140)의 저항을 감소시키는 역할을 한다. 미러 전도체 라인 물질(414)로 적합한 물질로는, 알루미늄 합금과 같은 알루미늄 물질이 있다.
도 20은, 실시예에 따른 프로그램 가능 메모리를 형성하는 방법을 나타낸다.
더욱이, 도 21에 도시한 바와 같이, 메모리 디바이스(5)(도 1)와 같은 메모리 어레이에서, 개개의 메모리 셀은 도 19를 참조하여 설명한 구조와 비슷한 구조를 구비하며, 이에 따른 설명이 적합한 시스템에서 이루어질 수 있다. 실시예에서, 시스템(700)은, 마이크로프로세서(704), 입출력(I/O) 포트(706) 및 메모리(702)를 포함한다. 마이크로프로세서(704), I/O 포트(706) 및 메모리(702)는, 데이터 버스(712), 어드레스 버스(716) 및 제어 버스(714)에 의해 연결된다. 마이크로프로세서(704)는, 어드레스를 어드레스 버스(716)에, 그리고 메모리 판독 신호를 제어 버스(714)에 송신함으로써, 메모리(702)로부터 명령을 페치(fetch)하거나, 데이터를 판독한다. 메모리(702)는 어드레스된 명령 또는 데이터 워드를 데이터 버스(712)를 통해 마이크로프로세서(704)에 출력한다. 마이크로프로세서(704)는, 어드레스를 어드레스 버스(716)에 송신하고, 데이터 워드를 데이터 버스(712)에 송신하며, 메모리 기록 신호를 제어 버스(714)를 통해 메모리(702)에 송신함으로써, 데이터 워드를 메모리(702)에 기록한다. I/O 포트(706)는, 입력 디바이스(708) 및 출력 디바이스(710) 중 적어도 하나에 접속하여 사용된다.
예시적인 실시예를 설명함으로써, 첨부된 청구범위에 의해 정의되는 본 발명의 사상 및 범위를 벗어나지 않는 변경물 및 변형물이 공개된 실시예로서 이루어질 수도 있다.
Claims (19)
- 유전체를 콘택트 -상기 콘택트는 기판 위에 형성됨- 위에 형성하는 단계,상기 유전체를 통과하는 개방부를 형성하여 상기 콘택트를 노출하는 단계,상기 콘택트의 저항율을 변경하는 단계,프로그램 가능 물질을 상기 개방부 내 상기 콘택트 위에 형성하는 단계, 및전도체를 상기 프로그램 가능 물질에 형성하는 단계를 포함하는 방법.
- 제1항에 있어서,상기 유전체를 통과하는 상기 개방부를 형성하여 상기 콘택트를 노출하는 단계와, 상기 콘택트의 저항율을 변경하는 단계 사이에, 적어도 하나의 스페이서를 상기 개방부 내에 형성하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 콘택트의 저항율을 변경하는 단계는, 이온을 상기 콘택트에 주입하는 단계, 물질을 상기 콘택트에 성장시키는 단계 및 상기 콘택트를 플라스마 처리하는 단계 중 적어도 하나를 포함하는 방법.
- 제3항에 있어서,상기 이온 주입 단계는, 상기 개방부에 노출된 상기 콘택트의 표면에 수직인 입사각으로 이온을 주입하는 단계 및 상기 개방부에 노출된 상기 콘택트의 표면에 임의의 각도로 이온을 주입하는 단계 중 적어도 하나를 포함하는 방법.
- 제3항에 있어서,상기 이온 주입 단계는, 산소 이온, 질소 이온 및 탄소 이온 중 적어도 하나를 사용하여 상기 콘택트를 사전설정된 깊이까지 매입하는 단계를 포함하는 방법.
- 제3항에 있어서,상기 콘택트에 상기 물질을 성장시키는 단계는, 상기 콘택트를 통과하는 사전설정된 전류에 기초하여, 상기 콘택트가 200Ω∼2000Ω의 직렬 저항 중 하나를 갖도록 사전설정된 양의 물질을 성장시키는 단계를 포함하는 방법.
- 제1항에 있어서,상기 프로그램 가능 물질을 상기 개방부 내에 형성하는 단계는, 칼코겐화물 메모리 소자를 상기 개방부 내에 형성하는 단계를 포함하는 방법.
- 기판 위의 콘택트-상기 콘택트는 저항율 변경을 구비함-,상기 콘택트 위의 유전체-상기 유전체는 개방부를 구비하여 상기 콘택트를 노출시킴-,상기 개방부 내 상기 콘택트 위에 형성된 프로그램 가능 물질, 및상기 프로그램 가능 물질과 접촉하는 전도체를 포함하는 장치.
- 제8항에 있어서,상기 콘택트는 균일하게 변경된 콘택트 및 링 형태로 변경된 콘택트 중 하나를 포함하는 장치.
- 제8항에 있어서,상기 콘택트는, 주입된 이온, 성장된 물질 및 플라스마 처리 중 적어도 하나를 구비하는 장치.
- 제10항에 있어서,상기 주입된 이온은, 사전설정된 깊이로 매입된 산소 이온, 질소 이온 및 탄소 이온 중 적어도 하나를 포함하는 장치.
- 제10항에 있어서,상기 성장된 물질을 구비하는 상기 콘택트는, 200Ω∼2000Ω 중 하나의 직렬 저항을 갖는 콘택트를 포함하는 장치.
- 제8항에 있어서,상기 프로그램 가능 물질은 칼코겐화물 메모리 소자를 포함하는 장치.
- 마이크로프로세서,입/출력(I/O) 포트, 및기판 위의 콘택트-상기 콘택트는 저항율 변경을 구비함-, 상기 콘택트를 노출시키는 개방부를 구비한 상기 콘택트 위의 유전체, 상기 개방부 내 상기 콘택트 위에 형성된 프로그램 가능 물질, 및 상기 프로그램 가능 물질과 접촉하는 전도체를 구비하는 메모리를 포함하며,상기 마이크로프로세서, I/O 포트 및 메모리는, 데이터 버스, 어드레스 버스 및 제어 버스에 의해 연결되는 시스템.
- 제14항에 있어서,상기 콘택트는 균일하게 변경된 콘택트 및 링 형태로 변경된 콘택트 중 하나를 포함하는 시스템.
- 제14항에 있어서,상기 콘택트는, 주입된 이온, 성장된 물질 및 플라스마 처리 중 적어도 하나를 구비하는 시스템.
- 제16항에 있어서,상기 주입된 이온은, 사전설정된 깊이로 매입된 산소 이온, 질소 이온 및 탄소 이온 중 적어도 하나를 포함하는 시스템.
- 제16항에 있어서,상기 성장된 물질을 구비하는 상기 콘택트는, 200Ω∼2000Ω 중 하나의 직렬 저항을 갖는 콘택트를 포함하는 시스템.
- 제14항에 있어서,상기 프로그램 가능 물질은 칼코겐화물 메모리 소자를 포함하는 시스템.
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|---|---|---|---|
| KR1020057002497A KR20050053617A (ko) | 2005-02-14 | 2002-08-14 | 프로그램 가능 디바이스를 위한 변경된 콘택트 |
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| KR (1) | KR20050053617A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7511297B2 (en) | 2006-09-14 | 2009-03-31 | Samsung Electronics Co., Ltd. | Phase change memory device and method of fabricating the same |
| KR100969153B1 (ko) * | 2008-04-11 | 2010-07-08 | 광주과학기술원 | 비휘발성 저항변화 메모리 소자 |
| KR101298258B1 (ko) * | 2007-02-26 | 2013-08-22 | 삼성전자주식회사 | 상변화 메모리 장치의 제조 방법 |
-
2002
- 2002-08-14 KR KR1020057002497A patent/KR20050053617A/ko active IP Right Grant
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