JP2006508522A - カルコゲニドクラッド法を使用する単一レベルの金属メモリーセル - Google Patents
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Abstract
基板上で第一コンダクタ(140)と第二コンダクタ(315)との間に配置された位相変化物質(290)の容量と、位相変化物質の容量及び第一コンダクタに結合された複数の電極(2300)とを含む装置は、プログラム可能なメモリーデバイスを構成して示される。さらに、基板上の第一コンダクタにわたって第一コンダクタに結合された複数の電極を導入することと、好ましくは、カルコゲニド型の位相変化物質を複数の電極での電気通信において複数の電極にわたって導入することと、及び第二コンダクタを位相変化物質に結合して位相変化物質上に導入することと、を含む作製方法が記載される。
Description
本発明は、一般的に、プログラム可能なメモリーデバイスに関する。
典型的なメモリーの応用は、ダイナミックランダムアクセスメモリー(DRAM)、スタティックランダムアクセスメモリー(SRAM)、消去可能でプログラム可能な読取専用メモリー(EPROM)、及び電気的に消去可能でプログラム可能な読取専用メモリー(EEPROM)を含む。
固体状態のメモリーデバイスは、一般的には、メモリーの応用において各メモリービット(例えば、1ビットにつき1乃至4のトランジスタ)のためのマイクロ電子回路素子を採用する。一つ以上の電子回路素子が各メモリービットに必要とされるので、それらのデバイスは、メモリーチップの密度を制限する、情報のビットを保存するために相当なチップ“実際の財産”を消費する。フローティングゲート電界効果トランジスタデバイスを典型的に採用する、EEPROMなどのそれらデバイスの主要な“不揮発性”のメモリー素子は、再プログラム化可能を制限し、各メモリービットを保存するために電界効果トランジスタのゲート上の電荷を保持する。さらに、メモリーデバイスのそれらのクラスは、プログラムするのが比較的遅い。
位相変化物質、つまり物質を使用する、位相変化メモリーデバイスは、電子メモリーの応用において、一般的な非晶質と一般的な結晶の状態との間で電気的に切り替わることができる。米国ミシガン州のトロイのエナジーコンバージョンデバイス・インクによってオリジナルに開発された一つのタイプのメモリー素子は、ある適用で一般的な非晶質の構造状態と一般的な結晶の居所的なオーダーとの間、又は完全な非晶質と完全な結晶状態との間で全体のスペクトルにわたる局所的なオーダーの異なる検出可能な状態間で電気的に切り替わり可能な位相変化物質を活用する。前述の応用にとって適切である典型的な物質は、様々なカルコゲニド元素を含む。それら電気的なメモリーデバイスは、典型的には、電界効果トランジスタデバイスは使用しないが、電気的な内容において、薄膜のカルコゲニド物質の単一体を含む。結果として、非常にわずかなチップの実際の財産は、情報のビットを保存するために要求され、それによって、固有の高密度チップのために提供する。状態を変化する物質はまた、抵抗値を表わす結晶、半結晶、非晶質又は半非晶質のいずれかで設定される場合に真に不揮発であり、値は、物質の物理的な状態(例えば、結晶又は非晶質)を表わすように再設定されるまで保持される。したがって、位相変化のメモリー物質は、不揮発性メモリーにおける相当の改善を表わす。
メモリーデバイスの一つの特徴は、メモリーデバイスをプログラムし、かつ読取るカラム及び列のラインなどのラインをアドレスするための必要である。現在理解されている位相変化のメモリーデバイスにおいて、カラムライン及び列ラインは、基板にわたって形成された別個のセルをアドレスする。エナジーコンバージョンデバイス・インクの構造は、メモリー物質の容量と、列ラインとメモリー物質との間の電極と、メモリー物質に重なる上部電極とから構成されるセルを構築するメモリー素子を備える二重レベルの金属セル構造からなる。セルは、バイア(via)によってカラムラインに結合される。バイアとカラムラインの接触は、コンタクトピッチをサポートするように増大されるメモリーデバイスのセルのサイズを必要とする。メモリーセルデバイスのアドレスラインの形状を修正するために組立ての複雑さ、コスト、及びメモリーセルのサイズを縮小することが望ましい。
本発明は、一般的に、メモリー構造として一つの態様で使用される装置に関する。一つの実施態様において、装置は、基板上の第一コンダクタ又は信号ラインと第二コンダクタ又は信号ラインとの間に配置された位相変化物質の容量と、位相変化物質の容量及び第一コンダクタ又は信号ラインに結合された複数の電極とを含む。一つの態様において、位相変化物質は第二コンダクタに隣接する。メモリーデバイスの応用において、位相変化又はメモリー物質は、セルユニットに制限されない。アドレスラインに関して、第二コンダクタ若しくは信号ライン及び位相変化物質は、バイア結合が除去されるように直接的に隣接するか又は電気的に結合されてよい。この手法において、メモリーデバイスのサイズは、従来の構造にわたって縮小できる。
本発明はまた、基板上に第一コンダクタ又は信号ラインにわたって、第一コンダクタ又は信号ラインに結合した複数の電極の導入と、複数の電極での電気的な通信で複数の電極にわたる位相変化物質の導入と、位相変化物質に結合して、位相変化物質にわたる第二コンダクタ又は信号の導入の方法を含む方法に関する。前述で記載した装置と同様に、方法は、メモリーデバイス(又は、メモリーデバイスのアレイ)を形成する方法を含む。該方法は、メモリー物質へのアドレスライン及びアドレスラインへのバイアのアライメント問題を除去することによって、従来の組立技術を簡素化する。該方法はまた、メモリー物質をアドレスに結合するバイアを重ねることによって強いられる従来のサイズ化の抑制を除去した。
添付図に関連して下記の段落では、本発明の実施態様により形成されたメモリーデバイスの実施例が示される。実施態様は、物質の位相がメモリー素子の状態を決定する、位相変化物質を含むメモリー物質を記載する。
図1は、本発明の内容において表わされて形成される複数のメモリーから構成されるメモリーアレイの実施態様の概略図を示す。この実施態様において、メモリーアレイ5の回路は、チップの一部上の分離デバイス25と連続して電気的に相互接続されるメモリー素子30を備えるxyグリッドを含む。一つの実施態様において、アドレスライン10(例えば、カラム)及び20(例えば、列)は、当業者にとって周知な手法で外部のアドレス回路類に結合される。分離デバイスと組み合わされたメモリー素子のxyグリッドアレイの一つの目的は、隣接若しくは遠隔のアレイのメモリー素子に記録した情報の干渉を受けずに、各個別のメモリー素子を読取り又は書き込みさせることを可能にすることである。
メモリーアレイ5などのメモリーアレイは、基板の一部又は全体を含んで形成されてよい。典型的な基板は、シリコン基板などの半導体基板を含む。さらに、下記に限定しないが、基礎構造の部分としてセラミック物質、有機物質又はガラス物質を含む他の基板も適切である。シリコン半導体基板の場合、メモリーアレイ5はウェハーレベルで基板上のエリアにわたって組立されてよく、次いで、ウェハーはシングレーション(singulation)により個別のダイ又はチップに縮小されて、ダイ又はチップの数多若しくはすべてはダイ又はチップに形成されたメモリーアレイを有する。追加的なアドレス回路類(例えば、デコーダなど)は、当業者に周知な同様の手法で形成されてよい。
図2乃至18は、図1の代表的なメモリー素子15の組立を例示する。図2は、例えば、半導体基板である、基板100の一部分を示す。この実施例において、ホウ素などのP型ドーパントは、部分110に導入される。この実施例において、P型ドーパントの適切な濃度は、象徴的にP++であり、基板100の部分110を表わす5x1019乃至1x1020立方センチメートルにつき原子(atoms/cm3)以上のオーダーである。この実施例において、基板100の重ね合わせ部分110は、P型のエピタキシャルなシリコンの部分120である。一つの実施例において、ドーパント濃度は、約1016乃至1017atoms/cm3のオーダーである。P型のエピタキシャルなシリコンの部分120及びP++シリコン部分110の導入及び形成は、当業者に周知の技術にしたがってよい。
図2はまた、基板100のエピタキシャルな部分120に形成された浅い溝分離(STI)構造130を示す。下記の記載から明白であるが、STI構造130は、一つの態様において、定義されたメモリー素子のセルのZ方向だけの厚さにおいてメモリー素子のセルのZ方向の厚さを定義するように役立つ。別の態様において、STI構造130は、基板内及び基板上で形成された関連する回路素子(例えば、トランジスタデバイス)と同様に、互いから個々のメモリー素子を分離する役割をする。STI構造130は、当業者に周知の技術にしたがって形成される。
図3は、メモリーセル領域135A及び135Bでのさらなる組立操作後の図2の構造を示す。ある実施態様において、メモリーセル領域135A及び135Bは、Z方向の規模よりも多大なX方向の規模を備えるストリップとして導入される。基板100のエピタキシャルな部分の重なりは、第一コンダクタ又は信号ライン物質140である。一つの実施例において、第一コンダクタ又は信号ライン物質140は、約1018乃至1019atoms/cm3(例えば、N*シリコン)のオーダーの濃度に、例えば、リン又はヒ素を導入することによって形成されたN型タイプのドープされたポリシリコンである。この実施例において、第一コンダクタ又は信号ライン物質140は、アドレスライン、列ライン(例えば、図1の列ライン20)としての役割をする。第一コンダクタ又は信号ライン物質140の重なりは、分子デバイス(例えば、図1の分離デバイス25)である。一つの実施例において、分離デバイスは、N型シリコン部分150(約1017乃至1018atoms/cm3のオーダーのドーパント濃度)及びP型シリコン部分160(約1019乃至1020atoms/cm3のオーダーのドーパント濃度)の形成されたPNダイオードである。PNダイオードが示されているが、他の分離構造が同様に適切であることが認識される。そのようなデバイスは、下記に限定されないが、MOSデバイスを含む。
図3を参照するに、メモリーセル領域135A及び135Bでの分離デバイスの重なりは、この実施例において、ケイ化コバルト(CoSi2)などの耐火性のケイ化金属のリデューサー(reducer)物質170である。一つの態様において、リデューサー物質170は、チップ上の回路構造の周辺回路類(例えば、アドレス回路類)の組立における低抵抗性物質としての役割をする。したがって、リデューサー物質170は、記載されるメモリー素子の形成に関して必要とされない。それにもかかわらず、その低抵抗性により、分離デバイス25とメモリー素子30との間のメモリーセル構造の一部分としてのその包含は、この実施態様において活用される。
図4は、マスキング物質180の導入後の図3の構造を示す。下記においてより明確となるように、マスキング物質180は、ある意味、後のエッチ操作においてエッチ停止として役立つ。図5は、xz平面におけるメモリーセル領域135A及び135Bを概略して示す。メモリーセルの重なりはマスキング物質180である。図6は、図5の線B−B´による(つまり、xyの斜視)メモリーセル領域135Aの側面図を示す。ある実施態様において、マスキング物質180のための適切な物質は、窒化シリコン(Si3N4)などの誘電性物質である。
図7は、メモリーセル物質のX方向の厚さのパターン化後の図6の(xy斜視からの)構造を示す。図7は、メモリーセル領域135A(図5参照)からパターン化された2つのメモリーセル145A及び145Bを示す。パターン化は、この実施例において、マスキング物質180(例えば、Si3N4)の排除への耐火性のケイ化金属及びシリコン物質をエッチングするための従来の技術を使用して達成されてよい。ある実施態様において、x方向の厚さの定義は、メモリーセル領域135Aのメモリーセル145A及び145Bを定義するメモリーラインスタックの伝導性物質150に対するエッチングを含む。エッチングの場合において、エッチングは、この実施例において、コンダクタ又は信号ライン物質150の部分までメモリーラインスタックにより進む。時間が計測されたエッチングは、このポイントにおいてエッチングを停止するように活用される。パターン化に続いて、N型ドーパントは、メモリーセル145Aと145Bとの間の約1018乃至1020atoms/cm3(例えば、N+領域)のオーダーのドーパント濃度を有するポケット200を形成するように各溝190の基部に導入される。ポケット200は、ある意味、列ラインの連続性を維持するように役立つ。次いで、例えば、二酸化シリコン物質の誘電性物質210は100Å乃至50000Åの厚さまで構造にわたって導入される。
図8は、誘電性物質210及び180からリデューサー物質170までの溝220を形成した後の図7の構造を示す。溝220の形成は、リデューサー物質170ではなく(例えば、リデューサー170はエッチングの停止として役立つ)、誘電性物質210及びマスキング物質180のエッチングするための選択的な腐食液でのエッチングパターン化を使用して達成されてよい。
図9は、電極物質230の等角の導入後の図8の構造を示す。一つの実施例において、電極物質230は、ポリクリスタルシリコンなどのポリクリスタルの半導体物質である。他の適切な電極物質は、炭素と、下記に限定しないが、チタン、タングステン、窒化チタン(TiN)、及び窒化アルミニウムチタン(TiAlN)を含む遷移金属などの半金属を含む。導入は、ある意味において等角であり、電極物質230がリデューサー物質170と接触するように、電極物質230は溝220の側壁及び基部に沿って導入される。例えば、電極物質230、すなわちポリクリスタルシリコンの等角の導入は、現行技術により約50乃至350オングストロームのオーダーのフィルム厚まで、化学蒸着法(CVD)技術を含む当業者に周知な従来の導入技術にしたがってよい。
電極物質230の導入に続き、電極物質230がポリクリスタルシリコンなどの半導体物質で一つの実施例において、ドーパントは、一つの態様において、物質の低抵抗までポリクリスタルシリコンまで導入される。示される実施例において、適切なドーパントは、約1019乃至1020atoms/cm3のオーダーの濃度に導入されたホウ素などのP型ドーパントである。ある実施態様において、ドーパントは、溝220の側壁に沿った電極物質230Aがドーパントに対して主に露出され、一方で電極物質230Bがドーパントに対してほとんど又は全く露出されないような角度で導入される。この手法において、電極物質230Aの抵抗は、電極物質230Bの抵抗よりも低く減少されてよい。ポリクリスタルシリコンの場合、一つの実施例において、電極物質230Bは実質的に固有のシリコンである。別の実施態様において、電極物質230Aは反対にドープされる。リデューサー物質170に隣接する電極物質230A(再角度で)の一部分に沿って導入される第一ドーパントは、第一型(例えば、P+型)である。電極物質230A別の部分上に導入された(さらに角度で)第二ドーパントは、第二型(例えば、N+型)である。
図10は、電極物質230Aへのドーパントの導入後の図9の構造を示す。例示されるように、電極物質230Aは、リデューサー物質170からほぼ電極物質の長さでドープ(一つのドーパント又は反対にドープされる)される。図10は、溝220に誘電性物質250の導入後の構造を示し、電極物質230の水平部分を取り除く平面化段階を示す。適切な平面化技術は、化学又は化学機械的な光沢(CMP)技術などの当業者に周知な技術を含む。
図11は、電極物質230Aの部分へのモディファイングスピーシーズ(modifying species)260の任意の導入後の図10の構造を示す。ある実施態様において、モディファイングスピーシーズ260は、長さh1によって定義される電極物質270の部分で電極物質230Aの局所的な抵抗を上げるために導入される。ポリクリスタルシリコン及びSiO2、Si3N4、SixOyNz、又はSiCの電極物質270は、一般的に、電極物質230Aのドープされたポリクリスタルシリコンよりも高い抵抗性を有する。モディファイングスピーシーズの適切な物質はまた、電極物質230Aに導入(例えば、添加、反応、又は組み合わせ)される物質を含み、電極内の抵抗値を高め(例えば、メモリー物質の容量に近い局所的な抵抗を上げる)、抵抗値はまた高温度において安定可能できる。そのようなモディファイングスピーシーズは、注入、又は、例えば、周囲の気体の熱の手段によって導入されてよい。
前述したように、電極物質270は、メモリー物質に対して実質的に隣接するであろう。電極物質270は、メモリー物質の実質的に導入された容量の粘着を促進する電極物質の表面の化学的な組成のために選択されてよい。例えば、Si3N4は、カルコゲニドメモリー物質のための良好な粘着特性を示す。ある場合において、電極物質270は、所望の適用において、電極とメモリー物質との間に十分に適切なオームの接触を提供しなくてもよい。そのような場合、物質を修正することは、電極の露出された表面下の深いところで電極に導入されてよい。記載された実施例において、ポリクリスタルシリコンの電極は、露出された表面でポリクリスタルシリコンを有してよく(図11参照)、及び露出された表面に完全でないか又は隣接しない、露出された表面下の深いところで修正物質270を有してよい(例えば、露出された表面から下の200乃至1000Å)。一つの実施例において、第二の導入(例えば、沈着)は、電極物質270の導入にしたがい、電極の露出された表面に隣接してポリクリスタルシリコンを位置するように採用されてよい。
図12は、バリア物質275及び280の任意の導入後の図11の構造を示す。バリア物質275は、例えば、約100乃至300Åのオーダーの厚さに導入されたケイ化チタン(TiSi2)である。例えば、バリア物質280は、約25乃至300Åのオーダーの厚さに同様にして導入された窒化チタン(TiN)である。バリア物質275及び280の導入は、当業者に周知の技術を使用して達成されてよい。
図13は、メモリー物質290の導入後の図12の構造を示す。一つの実施例において、メモリー物質290は位相変化物質である。より詳細な実施例において、メモリー物質290はカルコゲニド元素を含む。位相変化物質290の例は、下記に限定しないが、テルル−ゲルマニウム−アンチモニー(TexGeySbz)物質の種類の構成を含む。現在の技術による一つの実施例において、メモリー物質290は、約300乃至600Åのオーダーの厚さで基板上に等角に導入される。
図13の構造の重なるメモリー物質290は、チタン(Ti)及び窒化チタン(TiN)のそれぞれの任意にバリア物質300及び310である。一つの態様において、バリア物質は、メモリー物質290の容量と、メモリー物質290(例えば、第二コンダクタ10)の容量に重なる第二コンダクタ又は信号ライン物質との間で拡散を阻害するように作用する。バリア物質の等角な導入のための方法は、CVD処理などの当業者に周知な技術などを含む。
図14は、第二コンダクタまたは信号ライン物質315をバリア物質300及び310にわたって等角に導入された後の図13の構造を示す。この実施例において、第二コンダクタ又は信号ライン物質315は、アドレスライン、カラムライン(例えば、図1のカラムライン10)として作用する。例えば、第二コンダクタ又は信号ライン物質315は、アルミニウム合金などのアルミニウム(Al)、又はタングステン(W)物質である。第二コンダクタ又は信号ライン物質315の導入のための方法は、CVD処理など当業者に周知な技術を含む。
ある実施態様において、バリア物質300及び310、第二コンダクタ又は信号ライン物質315、バリア物質300及び310並びにメモリー物質290上にわたって第二コンダクタ又は信号ライン物質315の続く導入は、連続するストリップにパターン化される。この手法において、メモリー物質290は、第二コンダクタ又は信号ライン物質315と接触する。一つの実施例によると、第二コンダクタ又は信号ライン物質315、バリア物質300及び310、並びにメモリー物質290は、ほぼ一つのリソグラフィーの特徴のサイズの幅(例えば、現在の技術による25ミクロン)でストリップにパターン化され、一般的に、第一コンダクタ又は第二ライン物質140に対して垂直(例えば、カラムラインは列ラインに対して垂直)である。従来のフォトリソグラフィー技術は、カラム物質のストリップの規模及びメモリー物質(例えば、x規模)を定義する感光性のマスキング物質の導入と、第二コンダクタ又は信号ライン物質315及びメモリー物質290をエッチングするための選択的な腐食液でマスキング物質によるエッチングを含むパターン化を達成するために当業者に周知なように実行されてよい。
図15は、第二コンダクタ又は信号ライン物質315、バリア物質300及び310、並びにメモリー物質290のパターン化後の構成を示す。図16は、xz平面の構造の平面的な上面図を示し、基板の一部分にわたる連続的なストリップとしてパターン化された、第二コンダクタ又は信号ライン物質315、バリア物質300及び310、並びにメモリー物質290を例示する。連続的なストリップとしての第二コンダクタ又は信号ライン物質315、及びメモリー物質290の表示は、適切なパターン化の実施態様を示す。ある場合、不連続な手法でそのような物質をパターン化することは望ましくないことが認識される。
図17は、誘電性物質330を第二コンダクタ又は信号ライン物質315にわたって導入した後の図15の構造を示す。例えば、誘電性物質330は、SiO2、又はそのような構造を電気的に分離するように第二コンダクタ又は信号ライン物質315及びメモリー物質290を取り巻く、他の適切な物質である。導入に続いて、誘電性物質330は極性化され、バイアは、誘電性物質330、誘電性物質210、及びマスキング物質180からリデューサー物質170まで構造の一部分で形成される。バイアは、タングステン(W)などの伝導性物質340及びチタン(Ti)と窒化チタン(TiN)との組み合わせなどのバリア物質350で満たされる。誘電性物質330を導入する技術、伝導性バイアス(vias)を形成し満たす技術、及び極性化する技術は当業者に周知である。
図17はまた、基板100に形成された第一コンダクタ又は信号ライン物質140(例えば、列ライン)のミラーに導入されてパターン化された追加的なコンダクタ又は信号ライン物質320を示す。ミラーコンダクタのライン物質320は、第一コンダクタ又は信号ライン物質140を反映し、第一コンダクタ又は信号ライン物質140に伝導性バイアを介して結合される。N型シリコンなどのドープされた半導体を反映することによって、ミラーコンダクタのライン物質320は、一つの態様において、図1に例示されるメモリーアレイ5などのメモリーアレイでのコンダクタ又は信号ライン物質140の抵抗を減少するように作用する。ミラーコンダクタのライン物質320のための適切な物質は、アルミニウム合金などのアルミニウム(Al)又はタングステン(W)物質を含む。
図18は、上面の斜視図からの図17の構造を示す。図は、表現された構造のさらなる態様を例示するように誘電性物質220又は310を備えずに表わされる。適切な部分において、図18は、第一コンダクタ又は信号ライン物質140の2つの列ライン1400A及び1400Bを重ねる第二コンダクタ又は信号ライン物質315の2つのカラムライン3150A及び3150Bを示す。カラムライン3150A及び3150Bと列ライン1400A及び1400Bとの間にメモリー物質290が配置される。この実施態様において、メモリー物質290はカラムライン3150A及び3150Bと接触する。したがって、図18はメモリー物質290の2つのストリップを示す。図18において、電極2300A及び2300Bは、メモリー物質290の第一ストリップ(及びカラムライン3150A)と列ライン1400A及び1400Bに結合される。電極2300C及び2300Dは、メモリー物質290の第二ストリップ(及びカラムライン3150B)と、列ライン1400A及び1400Bに結合される。列及びカラムラインの与えられたマトリックスにおいて、カラムラインと接触するメモリー物質の与えられた容量に結合される多数の電極がある。
ある実施態様において、任意のバリア物質275及び280の一つ又は両物質を含むか、又は含まない(電極2300A、2300B、2300C及び2300Dの)電極物質は、メモリー物質290に端で隣接する。すなわち、電極物質の端だけ又は端の部分は、メモリー物質290に隣接する。実質的に、電極のすべての残りは、メモリー物質290に対して遠隔である。好ましくは、電極間の実質的なすべての電気的な通信は、電極の端又は端の部分を介する。すなわち、実質的にすべての電気通信が、電極の端の少なくとも一部分(つまり、“端部”)を介することが好ましい。
ここで使用される用語としての“接触エリア”は、電気的な接触がメモリー物質290と電気的に通信する電気的な接触の部分である。一つの実施態様において、メモリー物質290と電極との間の実質的にすべての電気的な通信が、電極の端のすべて又は一部により発生することを注意する。したがって、電極とメモリー物質290との間の接触エリアは、電極の端であるか、又は電極の端の一部である。すなわち、電極とメモリー物質290との間の接触エリアは、電極の“端部”である。電極は、実際に物理的に接触するメモリー物質290を必要としない。電極がメモリー物質290との電気的な通信であることが十分である。電極の唯一の端部(つまり、端又は端の部分)である、電極とメモリー物質の容量の接触エリアは、このようにして、非常に小さく、電極の厚さに比例する。
理論によって拘束されたくない一方、メモリー物質290に隣接するジュール加熱(Joule heating)からの電気的な接触での消去力は、メモリー物質290のプログラミングを少なくとも部分的に支援(又は支配さえ)してもよいことが信じられている。また、メモリーの応用(例えば、情報のビットの記憶)の目的のために、電極に隣接するメモリー物質290のほんのわずかな容量が必要とされることが信じられている。したがって、例えば、様々な電極の接触構造と接触する位相変化メモリー物質を提供し、個々の列ラインと接触する個別の電気的な接触は、同一ストリップのメモリー物質290の数多の部分を個々に明確にプログラムさせる。
一つの実施態様において、メモリー物質290の容量は、メモリー物質の容量の位相オーダーによってプログラム可能である。ジュール加熱は、例えば、メモリー物質290の容量を、物質の融点若しくは物質のガラスの変遷温度と融点との間のポイントまでそれぞれ高めることによって、又は非晶質化又は結晶化するために使用されてよい。一つの実施例において、メモリー物質は選択され、一般的に、非晶質位相の絶縁体であり、結晶位相で一般的に伝導性である。
一つの実施態様において、例えば、第二コンダクタのカラムライン又は信号ライン物質315と接触するメモリー物質290のストリップは、個別のメモリーデバイスを表わすストリップに結合される数多の電極を備える200ミクロンの代表的なストリップの長さを有する。典型的には、ストリップである位相変化メモリー物質290は、位相遷移を受ける接触の電極エリアを直ちに取り囲む物質のほんのわずかな部分を有する伝導性の半金属状態に優勢的である。一般的に、位相変化領域の容量は、接触サイズに依存し、電極よりも長い100乃至200Åと推測されてよい。一つの実施態様において、電極から伝導性で位相変化メモリー物質/カラムラインの結合を分離するために、電極と直接的に接触する物質の位相を変化することを保証するために唯一必要である。
図19は、位相変化メモリー物質の容量のプログラミング(設定及び再設定)のグラフ図を表わす。図1を参照するに、プログラミングのメモリー素子15(カラムライン10a及び列ライン20aによってアドレスされる)は、一つの実施例において、メモリー物質30の容量に電流を導入するためにカラムライン10aに電圧を供給することを含む。電流は、メモリー物質30の容量において温度を上昇させる。図15を参照するに、メモリー物質の容量を非晶質化するために、メモリー物質の容量は、非晶質温度、TMを越えた温度(例えば、メモリー物質の融点を越えて)まで加熱される。TexGeySbz物質の代表的な非晶質温度は、約600℃乃至650℃のオーダーである。一旦、温度がTMに達すると、メモリー物質の容量は冷やされるか、迅速に冷却される(電流の流れを除去することによって)。冷却は、メモリー物質30の容量が非晶質状態を維持するようにメモリー物質30の容量が結晶化できる率よりも速い、t1率で達成される。メモリー物質30の容量を結晶化するために、温度は物質のための結晶化温度(物質のガラス変遷温度と融点との間の代表的な温度)まで電流の流れによって高められ、物質を結晶化するために十分な時間においてその温度で保持される。そのような時間の後、メモリー物質の容量は冷やされる(電流の流れを除去することによって)。
先の実施例において、メモリー物質30の容量は、物質を非晶質化する高温度まで加熱されて、メモリー素子を再設定(例えば、プログラム0)する。メモリー物質の容量を低い結晶化温度まで加熱することは、物質を結晶化し、メモリー素子を設定(例えば、プログラム1)する。非晶質及び結晶物質での再設定及び設定は、それぞれ慣習であり、少なくとも相反する慣習が採用されてよいことが認識される。メモリー物質30の容量が、電流の流れを変化することによって、メモリー物質の容量による持続で部分的な設定又は再設定を必要としないことをこの実施例からさらに認識される。
上記にメモリーデバイスの構造が記載された。従来の構造と比較して、メモリー物質の容量のセルの表現は、重なるコンダクタ又は信号ライン(例えば、カラムライン)へのメモリー物質のバイア結合であるように除去される。したがって、メモリーデバイス構造を形成する方法の実施態様は、セルの形成に関するアライメント問題として簡素化され、バイアの配置が縮小されてよい。さらに、バイアのコンタクトピッチに関するサイズの制約は除去されてよい。メモリー物質とカラムラインの接近はまた、カラムラインのキャパシタンスで推測される2倍の減少と、縮小された出力消費と、及び迅速なアレイの時間の制約を提供する。例えば、集積回路上の金属レベルがカラムラインを収容する必要がないように、形状はさらにルーティング・チャンネルを解放する。
上記の記載において、本発明は、特定の典型的な実施態様に関連して記載された。しかしながら、様々な修正及び変更が、本発明の幅広い趣旨及び範囲を逸脱しないでなされることが明白である。したがって、当該明細書と添付図は、限定するというよりもむしろ例示するものと注意する。
Claims (17)
- 基板上の第一コンダクタと第二コンダクタとの間に配置された位相変化物質の容量と、
前記位相変化物質の容量及び前記第一コンダクタに結合された複数の電極と、
からなることを特徴とする装置。 - メモリー物質の容量は前記第二コンダクタと接触して配置されたことを特徴とする請求項1に記載の装置。
- 前記第一コンダクタ及び第二コンダクタは、前記基板で垂直な方位であることを特徴とする請求項2に記載の装置。
- 前記位相変化物質は、前記第一コンダクタ及び第二コンダクタによる電流に反応する少なくとも2つの抵抗値のうちの一つに対して設定可能であることを特徴とする請求項2に記載の装置。
- 前記第二コンダクタはアルミニウム及びタングステンの一つを含むことを特徴とする請求項1に記載の装置。
- 前記第一コンダクタに結合され、前記基板上に配置された第三コンダクタをさらに含むことを特徴とする請求項1に記載の装置。
- 第一コンダクタと、
前記第一コンダクタから電気的に分離され、前記基板上の第二コンダクタと、
前記第二コンダクタと接触して配置され、前記基板上の位相変化物質の容量と、
前記第一コンダクタと前記位相変化物質との間で結合された複数の電極と、
からなることを特徴とする装置。 - 前記第一コンダクタ及び第二コンダクタは、前記基板で垂直な方位であることを特徴とする請求項7に記載の装置。
- 前記第二コンダクタはアルミニウム及びタングステンの一つを含むことを特徴とする請求項7に記載の装置。
- 前記第一コンダクタに結合され、前記基板上に配置された第三コンダクタをさらに含むことを特徴とする請求項8に記載の装置。
- MとNはそれぞれ1より大きい、基板上のMコンダクタ及びNコンダクタのマトリックスと、
M1乃至Mnの第一の複数のコンダクタに結合された複数の電極と、
第一のNコンダクタN1及び前記複数の電極に結合された位相変化物質PC1と、
からなる装置であって、電極の結合エリアに隣接するPC1の容積は、第一コンダクタ及び第二コンダクタによる電流に反応する少なくとも2つの抵抗値のうちの一つに対して設定可能であることを特徴とする装置。 - 前記複数の電極は第一の複数の電極であり、さらに、前記複数のNコンダクタ及び前記複数のMコンダクタの各々と前記複数の位相変化物質との間で結合される電極のそれぞれの一つに対して個々に結合される複数の位相変化物質PCnを含むことを特徴とする請求項11に記載に装置。
- 前記複数の位相変化物質PCnは、前記複数のNコンダクタの長さに接触されることを特徴とする請求項11に記載に装置。
- 前記Mコンダクタは半導体物質を含み、前記装置はさらに、伝導性バイアスにより前記複数のMコンダクタに結合されて、前記基板上に形成される複数のMNコンダクタからなることを特徴とする請求項11に記載の装置。
- 基板上の第一コンダクタ上に該第一コンダクタに結合された複数の電極を導入することと、
前記複数の電極と電気的に通信して、前記複数の電極上に位相変化物質を導入することと、
前記位相変化物質に結合されて、前記位相変化物質上に第二コンダクタを導入することと、
からなることを特徴とする方法。 - 前記メモリー物質の容量を導入することは、前記メモリー物質の規模のパターン化を含み、前記第二コンダクタを導入することは前記第二コンダクタの規模のパターン化を含み、前記メモリー物質の容積の規模と前記第二コンダクタの規模は同一であることを特徴とする請求項15に記載の方法。
- 前記第一コンダクタに対する垂直な方位で前記メモリー物質の規模をパターン化することを特徴とする請求項16に記載の方法。
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