KR20040083538A - 칼코겐화물 클래딩을 사용한 단일 레벨 금속 메모리 셀 - Google Patents

칼코겐화물 클래딩을 사용한 단일 레벨 금속 메모리 셀 Download PDF

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오보닉스, 아이엔씨.
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Abstract

제1 도체(140)와 제2 도체(315) 사이에 배치된 상변화 재료(290)의 볼륨부, 상기 상변화 볼륨부와 제1 도체에 연결된 복수의 전극(2300)을 포함하여 프로그래머블 메모리 디바이스를 구성하는 장치가 개시되어 있다. 또한, 기판상의 제1 도체 상에, 상기 제1 도체에 연결되는 복수의 전극을 주입하는 단계, 칼코겐화물 타입인 것이 바람직한 상변화 재료를 복수의 전극 상에 그리고 상기 복수의 전극과 전기 통신하도록 주입하는 단계, 및 상기 제2 도체를 상기 상변화 재료상에 그리고 상기 상변화 재료에 연결되도록 주입하는 단계;를 포함하는 제조 방법이 설명되어 있다.

Description

칼코겐화물 클래딩을 사용한 단일 레벨 금속 메모리 셀{SINGLE LEVEL METAL MEMORY CELL USING CHALCOGENIDE CLADDING}
전형적인 메모리 애플리케이션은 다이내믹 램(DRAM), 스태틱 램(SRAM), 소거가능 피롬(EPROM), 및 전기적 소거가능한 피롬(EEPROM)을 포함한다.
솔리드 스테이트 메모리 디바이스는 메모리 애플리케이션내에 각각의 메모리 비트(예를 들어, 비트당 1 내지 4개의 트랜지스터)에 대한 마이크로 전자 회로 소자를 사용한다. 하나 이상의 전자 회로 소자가 각각의 메모리 비트에 대하여 필요하기 때문에, 이러한 디바이스는 1비트의 정보를 저장하기 위해 상당한 칩 "리얼 이스테이트"를 소비할 수 있고, 이것은 메모리 칩의 밀도를 제한한다. EEPROM과 같은, 이러한 디바이스의 주요 "비휘발성" 메모리 소자는 제한된 재프로그램 능력을 가지고 있고 각각의 메모리 비트를 저장하기 위해 전계 효과 트랜지스터의 게이트상에 전하를 유지하는 플로팅 게이트 전계 효과 트랜지스터를 보통 사용한다. 이러한 부류의 메모리 디바이스는 또한 프로그램하는데 있어 상대적으로 느리다.
상변화 메모리 디바이스는 상변화 재료, 즉, 전자 메모리 애플리케이션에 대하여, 일반적으로 비정질인 상태와 일반적으로 결정질인 상태 사이에서 전기적으로스위칭될 수 있는 재료를 사용한다. 미시간주의 트로이의 Energy Conversion Devices, Inc. 에 의해 최초로 개발된 메모리 소자의 한 타입은 일 애플리케이션에서, 완전 비정질 상태와 완전 결정 상태 사이의 전체 스펙트럼을 가로지르는 로컬 오더의 상이한 검출가능한 상태 사이에서 또는 일반적인 비정질 로컬 오더 및 일반적인 결정질 로컬 오더의 구조적 상태 사이에서 전기적으로 스위칭될 수 있는 상변화 재료를 사용한다. 이러한 애플리케이션에 적합한 전형적인 재료는 다양한 칼코겐화물 소자를 사용하는 것을 포함한다. 이러한 전기 메모리 디바이스는 전형적으로 전계 효과 트랜지스터 디바이스를 사용하지 않고, 전기적 환경에서 박막 칼코겐화물 재료의 모노리딕 바디를 포함한다. 결과적으로, 매우 작은 칩 리얼 이스테이트는 일 비트의 정보를 저장하도록 요구되어, 본래 높은 밀도의 메모리 칩을 제공한다. 또한, 상변화 재료는 저항값을 나타내는 결정질, 세미-결정질, 비정질, 또는 세미-비정질 상태중 어느 하나로 세팅될 때, 상기 저항값이 상기 재료의 물리적 상태(예를 들어, 결정질 또는 비정질)를 나타내기 때문에 리세팅될 때까지 상기 저항값이 유지되는 점에서 실제로 비휘발성이다. 따라서, 상변화 메모리 재료는 비휘발성 메모리에서의 상당한 향상을 나타낸다.
메모리 디바이스의 한 특징은 메모리 디바이스를 프로그래밍하고 판독하기 위해 컬럼 라인 및 로우 라인과 같은 어드레싱 라인이 필요하다는 것이다. 현재 논하는 상변화 메모리 디바이스에서 컬럼 라인 및 로우 라인은 기판상에 형성된 개별적인 셀을 어드레싱한다. Energy Conversion Devices, Inc. 구조는 메모리 재료의 볼륨부, 로우 라인과 메모리 재료 사이의 전극, 및 메모리 재료 위에 놓인 상부 전극으로 구성된 셀을 구성하는 메모리 소자를 갖는 더블 레벨 금속 셀 구조를 포함한다. 상기 셀은 비아(via)에 의해 컬럼 라인에 연결되어 있다. 비아-컬럼 라인 콘택트에는 콘택트 피치를 지지하기 위해 메모리 디바이스의 셀 크기가 증가될 필요가 있다. 제조 복잡성, 비용 및 메모리 셀 크기를 감소시키는 관점에서 메모리 셀 디바이스의 어드레싱 라인 컨피규레이션을 수정하는 것이 바람직하다.
본 발명은 일반적으로 프로그래머블 메모리 디바이스에 관한 것이다.
도 1은 본 발명의 일실시예에 따른 메모리 소자의 어레이의 개략도,
도 2는 기판상에 메모리 소자를 형성하는 본 발명의 일실시예에 따른 메모리 셀의 z 방향 두께를 정의하는 안에 형성된 유전체 트렌치를 갖고 있는 반도체 기판의 일부의 평단면도를 개략적으로 도시한 도면,
도 3은 본 발명의 일실시예에 다른 메모리 소자용 절연 디바이스를 형성하기 위한 도판트의 주입후의, 도 2의 단면도를 통하여 본 도 2의 구조를 도시한 구조도,
도 4는 본 발명의 일실시예에 따른 구조 상에 마스킹 재료의 주입후의 도 3의 구조를 도시한 도면,
도 5는 도 4의 구조의 평면도의 개략도,
도 6은 라인 B-B'를 통한 도 4의 구조의 단면도,
도 7은 메모리 셀의 x 방향 두께의 패터닝, 셀 사이의 도판트의 주입, 및 도 5의 구조상에 유전재료의 주입 후의, 도 5의 단면을 통해 본, 도 5의 구조를 도시하는 도면,
도 8은 본 발명의 일실시예에 따른 유전재료를 통한 트렌치의 형성 후의, 도 7의 단면을 통한, 도 7의 구조를 도시한 도면,
도 9은 본 발명의 일실시예에 따른 구조 위에 전극 재료의 주입 후의, 도 8의 단면을 통한, 도 8의 구조를 도시한 도면,
도 10은 본 발명의 일실시예에 따른 전극 재료내에 도판트를 주입한 후에, 동일한 단면을 통한, 도 9의 구조를 도시한 도면,
도 11은 본 발명의 일실시예에 따른 전극 재료의 일부내로의 수정 종의 주입후의, 도 10의 단면을 통한, 도 10의 구조를 도시한 도면,
도 12는 본 발명의 일실시예에 따른, 전극 상의 배리어 재료의 주입 후의, 도 11의 단면을 통한, 도 11의 구조를 도시한 도면,
도 13은 본 발명의 일실시예에 따른, 상기 구조상의 메모리 재료 및 배리어 재료의 볼륨부를 등각 주입한후의, 도 12의 단면을 통한, 도 12의 구조를 도시한 도면,
도 14는 본발명의 일실시예에 따른 상기 구조상에 제2 도체 또는 신호 라인 재료를 등각 주입한 후의, 동 13의 도면을 통한, 도 13의 구조를 도시한 도면,
도 15는 본 발명의 일실시예에 따른 연속 스트립내로 제2 도체 또는 신호 라인 재료 및 메모리 재료를 패터닝한 후의, 도 14의 구조를 도시한 도면,
도 16은 도 15의 구조의 개략 평면도,
도 17은 본 발명의 일실시예에 따른 제1 도체에 연결된 제3 도체 및 제2 도체상에 유전재를 주입한 후의, 도 15의 단면을 통한, 도 15의 구조를 도시한 도면,
도 18은 본 발명의 일실시예에 따른 유전재료가 없는 도 17의 구조의 상부 사시도, 및
도 19는 온도 및 타임에 대한 상변화 메모리 재료의 볼륨부의 세팅 및 리셋팅을 도식적으로 나타낸 도면.
본 발명은 일반적으로, 일 태양에서, 메모리 구조부로서 사용된 장치에 관한 것이다. 일실시예에서, 상기 장치는 기판상의 제1 도체 또는 신호 라인과 제2 도체 또는 신호 라인 사이에 배치된 상변화 재료의 볼륨부, 및 제1 도체 또는 신호 라인 및 상변화 재료의 볼륨부에 연결된 복수의 전극을 포함한다. 일태양에서, 상변화 재료는 제2 도체와 인접(contiguous)하여 있다. 메모리 디바이스 애플리케이션에서, 상변화 또는 메모리 재료는 셀룰러 유닛으로 한정되어 있지 않다. 어드레싱 라인에 있어서, 제2 도체 또는 신호 라인 및 상변화 재료는 비아 커플링이 제거될 수 있도록 직접 이웃되어 있거나 전기적으로 연결될 수 있다. 이러한 방식으로, 메모리 디바이스 크기는 종래 기술의 구조부에 비해 감소될 수 있다.
또한, 본 발명은 기판상의 제1 도체 또는 신호 라인상에, 상기 제1 도체 또는 신호 라인에 연결된 복수의 전극을 주입하는 방법; 복수의 전극 상에 그리고 상기 복수의 전극과 전기적으로 통신하도록 상변화 재료를 주입하는 방법; 및 상기 상변화 재료상에 그리고 상기 상변화 재료에 연결되도록 제2 도체 또는 신호 라인을 주입하는 방법;을 포함하는 방법에 관한 것이다. 상기 설명된 장치와 같이, 상기 방법은 메모리 디바이스(또는 메모리 디바이스의 어레이)를 형성하는 방법을 포함한다. 상기 방법은 메모리 재료로의 어드레싱 라인 및 비아 투 어드레싱 라인의 정렬 과정을 제거함으로써 종래 기술의 제조 기술을 단순화한다. 상기 방법은 또한 메모리 재료를 어드레싱하기 위해 오버라잉 비아 커플링에 의해 발생된 종래 기술의 사이징 제약을 제거하였다.
다음의 단락에서 첨부된 도면을 따라, 본 발명의 일실시예에 따라 형성된 메모리 디바이스의 일예가 개시되어 있다. 이 실시예는 재료의 상이 메모리 소자의 상태를 결정하는 상변화 재료를 포함하는 메모리 재료를 설명한다.
도 1에 본 발명의 배경에서 나타나고 형성된 복수의 메모리 소자로 구성된 메모리 어레이의 일실시예의 개략도가 도시되어 있다. 이러한 예에서, 메모리 어레이(5)의 회로는 칩의 일부에서 아이솔레이션 디바이스(25)와 직렬로 전기적으로 상호연결된 메모리 소자(30)를 갖는 xy 격자를 포함한다. 어드레스 라인(10, 예를 들어 컬럼) 및 어드레스 라인(20, 예를 들어, 로우)은 일실시예에서 당업자에게 알려진 방식으로 외부 어드레싱 회로에 연결되어 있다. 아이솔레이션 디바이스와 조합된 메모리 소자의 xy 격자 어레이의 일 목적은 어레이의 이웃 또는 리모트 메모리 소자내에 저장된 정보와의 간섭없이 별개의 메모리 소자 각각이 판독되고 기록될 수 있도록 하는 것이다.
메모리 어레이(5)와 같은 메모리 어레이는 기판의 전체 부분을 포함하여, 일부에서 형성될 수 있다. 전형적인 기판은 실리콘 기판과 같은 반도체 기판을 포함한다. 하부구조의 일부로서 세라믹 재료, 유기 재료, 또는 글라스 재료를 함유하는 기판을 포함하는 다른 기판이 역시 사용될 수 있지만 이에 제한되는 것은 아니다. 실리콘 반도체 기판의 경우에, 메모리 어레이(5)는 웨이퍼 레벨에서 기판의 영역상에 제조되고, 그다음, 일부 또는 모두가 위에 메모리 어레이가 형성된 별개의 다이 또는 칩으로 신귤레이션을 통해 웨이퍼는 감소될 수 있다. 추가 어드레싱 회로(예를 들어, 디코더등)가 당업자에게 알려진 바와 같은 방식으로 형성될 수 있다.
도 2 내지 도 18은 도 1의 도시된 메모리 소자(15)의 제조를 설명하고 있다. 도 2에는 예를 들어, 반도체 기판인 기판(100)의 일부가 도시되어 있다. 이러한 예에서, 붕소와 같은 P 타입의 도판트가 부분(110)내에 주입된다. 일예에서, 적합한 농도의 P 타입의 도판트는 5×1019- 1×1020세제곱 센티미터당 원자(atoms/cm3) 정도보다 많게 되어 기판(100)의 부분(110)이 P++를 나타내게 한다. 이러한 예에서, 기판(100)의 오버라잉 부분(110)은 P 타입의 에피택셜 실리콘의 부분(120)이다. 일예에서, 도판트 농도는 약 1016- 1017(atoms/cm3)의 오더에 있다. P 타입의 에피택셜 실리콘 부분(120) 및 P++실리콘 부분(110)의 주입 및 형성은 당업자에게 알려진 기술을 따를 수 있다.
도 2에는 역시 기판(100)의 에피택셜 부분(120)내에 형성된 샐로우 트렌치 아이솔레이션(STI) 구조부(130)가 도시되어 있다. 이어지는 설명에서 명백해지는 바와 같이, 일태양에서, STI 구조부(130)는 메모리 소자 셀의 z 방향 두께를 정의하는 기능을 하고, 이러한 점에서, 메모리 소자 셀의 z 방향 두께만이 정의된다.또 다른 태양에서, STI 구조부(130)는 기판내에 그리고 기판상에 형성된 관련된 회로 소자(예를 들어, 트랜지스터 디바이스)는 물론 서로로부터 개별적인 메모리 소자를 절연시키는 기능을 한다. STI 구조부(130)는 당업자에게 알려진 기술에 따라 형성된다.
도 3에는 메모리 셀 영역(135A, 135B)내의 추가 제조 공정후의 도 2의 구조가 도시되어 있다. 일실시예에서, 메모리 셀 영역(135A, 135B)은 z 방향의 다이멘션보다 큰 x 방향 다이멘션을 가진 스트립으로서 주입된다. 기판(100)의 오버라잉 에피택셜 부분(120)은 제 1 도체 또는 신호 라인 재료(140)이다. 일예에서, 제1 도체 또는 신호 라인 재료(140)는 예를 들어, 인 또는 비소를 약 1018- 1019(atoms/cm3)의 오더의 농도로 주입함으로써 형성된 N 타입의 도핑된 폴리실리콘이다(예를 들어, N+실리콘). 이러한 예에서, 제1 도체 또는 신호 라인 재료(140)는 어드레스 라인, 로우 라인(예를 들어, 도 1의 로우 라인(20))으로서 기능한다. 제1 도체 또는 신호 라인 재료(140) 위에 아이솔레이션 디바이스(예를 들어, 도 1의 아이솔레이션 디바이스(25))가 놓인다. 일예에서, 아이솔레이션은 N 타입의 실리콘 부분(150, 약 1017-1018(atoms/cm3)의 오더의 도판트 농도) 및 P 타입의 실리콘 부분(160, 약 1019- 1020(atoms/cm3)의 오더의 도판트 농도)으로 형성된 PN 다이오드이다. PN 다이오드가 도시되어 있지만, 다른 아이솔레이션이 마찬가지로 적합할 수 있다는 것을 이해해야 한다. 이러한 디바이스는 MOS 디바이스를 포함하지만,이에 제한되는 것은 아니다.
도 3를 참조하면, 이러한 예에서, 규화코발트(CoSi2)와 같은 리프랙토리 규화금속의 리듀서 재료(17)가 메모리 셀 영역(135A, 135B)내의 아이솔레이션 디바이스 위에 놓인다. 리듀서 재료(170)는 일 태양에서, 칩 상의 회로 구조부의 주변 회로(예를 들어 어드레싱 회로)의 제조에서 낮은 저항 재료로서 기능한다. 따라서, 리듀서 재료(170)는 설명된 바와 같이 메모리 소자를 형성하는데 있어 필요하지 않다. 그럼에도 불구하고, 낮은 저항 특성 때문에, 아이솔레이션 디바이스(25)와 메모리 소자(30) 사이의 메모리 셀 구조부의 일부로서 포함되도록 본 실시예에서 사용된다.
도 4에, 마스킹 재료(180)의 주입 후의 도 3의 구조가 도시되어 있다. 나중에 분명해지는 바와 같이, 마스킹 재료(180)는 어떤 면에서, 후속 에칭 공정에 대한 에팅 중지부로서 기능한다. 도 5는 xz 평면에 메모리 셀 영역(135A, 135B)을 개략적으로 도시하고 있다. 메모리 셀 위에 마스킹 재료(180)가 놓인다. 도 6은 도 5의 라인 B-B'을 통해 본 메모리 셀 영역(135A, 135B)의 측부 단면도(즉, xy 사시도)를 도시하고 있다. 일실시예에서, 마스킹 재료(180)로서 적합한 재료는 질화규소(Si3N4)와 같은 유전 재료이다.
도 7에는 메모리 셀 재료의 x 방향 두께의 패터닝 후의 (xy 투시로부터의)도 6의 구조가 도시되어 있다. 도 7에는 메모리 셀 영역(135A, 도 5 참조)으로부터 패터닝된 2개의 메모리 셀(145A, 145B)이 도시되어 있다. 패터닝은 이러한 예에서, 마스킹 재료(180; 예를 들어, Si3N4)를 제외할 만큼 리프랙토리 규화금속 및 실리콘 재료를 에칭하는 종래 기술을 사용하여 달성될 수 있다. 일실시예에서, x 방향의 두께의 한정은 메모리 셀 영역(135A)의 메모리 셀(145A, 145B)을 한정하기 위한 메모리 라인 스택의 도전 재료(150)에의 에칭을 포함한다. 에칭의 경우에, 이러한 예에서, 메모리 라인 스택을 통해 도체 또는 신호 라인 재료(150)의 일부로 진행한다. 타이밍된 에칭이 여기에서 에칭을 중지시키기 위해 사용될 수 있다. 패터닝에 이어, N 타입의 도판트는 메모리 셀(145A, 145B) 사이에 약 1018-1020(atoms/cm3)(예를 들어, N+지역)의 오더의 도판트 농도를 갖는 포켓(200)을 형성하기 위해 각각의 트렌치(190)의 베이스에서 주입된다. 어떤 면에서, 포켓(200)은 로우 라인의 연속성을 유지하는 기능을 한다. 그다음, 예를 들어, 산화규소 재료의 유전 재료(210)는 100Å 내지 50,000Å의 오더의 두께까지 기판상에 주입된다.
도 8에는 유전재료(210, 180)를 통하여 리듀서 재료(170)로의 트렌치의 형성후의 도 7의 구조가 도시되어 있다. 트렌치(220)의 형성은 유전재료(210) 및 마스킹 재료(180)를 에칭하고 리듀서 재료(170; 예를 들어, 에칭 정지부로서 기능하는 리듀서(170))를 에칭하지 않는 선택적인 에천트를 갖는 에칭 패터닝을 사용하여 달성될 수 있다.
도 9에는 전극 재료(230)의 등각 주입한 후의 도 8의 구조가 도시되어 있다. 일예에서, 전극 재료(230)는 다결정 실리콘과 같은 다결정 반도체 재료이다. 다른 적합한 전극 재료는 티타늄, 텅스텐, 질화티타늄(TiN) 및 티타늄알루미늄니트라이드(TiAlN)를 포함하지만 이에 제한되지 않는 천이 금속과 같은 세미 금속 및 탄소를 포함한다. 이 주입은 전극 재료(230)가 리듀서 재료(170)와 인접하도록 트렌치(220)의 베이스 및 측벽을 따라 전극 재료(230)가 주입된다는 점에서 등각성을 갖는다. 예를 들어, 다결정 실리콘인 전극 재료(230)의 등각(conformal) 주입은 예를 들어, 현 기술에 따라 약 50 내지 350 옹스트롬의 오더의 막 두께로의, 화학 증착(CVD) 기술을 포함하는, 당업자에게 알려진 종래 주입 기술을 따를 수 있다.
전극 재료(230)가 다결정 실리콘과 같은 반도체 재료인 예에서, 전극 재료(230)의 주입에 이어, 일태양에서 상기 재료의 저항을 낮추도록 다결정 실리콘내에 도판트가 주입된다. 도시된 예에서, 적합한 도판트는 약 1019- 1020(atoms/cm3)의 오더의 농도만큼 주입된 붕소와 같은 P 타입의 도판트이다. 일실시예에서, 전극 재료(230B)가 거의 또는 전혀 도판트에 노출되지 않은 동안 트렌치(220)의 측벽을 따른 전극 재료(230A)가 주로 도판트에 노출되도록 하는 각도로 주입된다. 이러한 방식에서, 전극 재료(230A)의 저항은 전극 재료(230B)의 저항 아래로 감소될 수 있다. 다결정 실리콘의 경우에, 일예에서, 전극 재료(230B)는 실질상 진성 실리콘이다. 또 다른 실시예에서, 전극 재료(230A)는 카운터 도핑된다. 리듀서 재료(170)에 이웃한 전극 재료(230A)의 일부를 따라 (역시 등각으로) 주입된 제1 도판트는 제1 타입(예를 들어, P+타입)이다. 전극 재료(230A)의 또 다른 부분에서 (역시 등각으로) 주입된 제2 도판트는 제2 타입(예를 들어, N+타입)이다.
도 10에는, 전극 재료(230A)내로 도판트를 주입한 후의 도 9의 구조가 도시되어 있다. 도시된 바와 같이, 전극 재료(230A)는 리듀서 재료(170)로부터 상기 전극 재료의 길이만큼 도핑된다(하나의 도판트로 도핑되거나 카운터 도핑된다). 도 10에는 또한 트렌치(220)내로의 유전재료(250)의 주입 및 전극 재료(230)의 수평적 구성요소를 제거한 평탄화 단계 후의 구조가 도시되어 있다. 적합한 평탄화 기술은 화학적 또는 화학-기계 폴리시(CMP) 기술과 같이, 종래에 당업자에게 알려진 기술을 포함한다.
도 11에는 전극 재료(230A)의 일부내에 수정 종(260; modifying species)을 선택적으로 주입한 후의 도 10의 구조가 도시되어 있다. 일실시예에서, 길이, h1에 의해 정의된 전극 재료(270)의 일부에서 전극 재료(230A)의 로컬 저항을 올리도록 주입된다. 다결정 실리콘 및 SiO2, Si3N4, SixOyNz, 또는 SiC의 전극 재료(270)는 전극 재료(230A)의 도핑된 다결정 실리콘보다 높은 저항을 보통 갖고 있다. 또한 수정 종에 대한 적합한 재료는 전극 재료(230A)내에 주입되고(예를 들어, 첨가되거나, 반응되거나, 조합되고) 전극 내의 저항값을 올리는(예를 들어, 메모리 재료의 볼륨부 부근의 로컬 저항을 올리는) 재료를 포함하는데, 이 저항값은 고온에서 안정하다. 이러한 수정 종은 예를 들어, 기체 환경을 갖는 열 수단 또는 임플란테이션을 통해 주입될 수 있다.
상기 설명된 바와 같이, 전극 재료(270)는 실질상 메모리 재료에 이웃하여 있다. 전극 재료(270)는 연속 주입된 메모리 재료의 볼륨부의 점착을 촉진시키는데 있어 상기 전극 재료의 표면 화학적 조성물을 위해 선택될 수 있다. 예를 들어, Si3N4는 칼코겐화물 메모리 재료에 대한 양호한 점착 특성을 나타낸다. 어떤 경우에, 전극 재료(270)는 요구되는 애플리케이션에 대하여 전극과 메모리 재료 사이에 충분히 적합한 옴 접촉을 제공할 수 없다. 이러한 경우에, 수정 재료가 전극의 노출된 표면 아래의 깊이만큼 전극내로 주입될 수 있다. 설명된 예에서, 다결정 실리콘의 전극은 노출된 표면에서 다결정 실리콘을 갖고 (도 11 참조) 노출된 표면의 아래의 깊이에서 수정 재료(270)를 갖지만 노출된 표면에 대하여 전체이거나 이웃한 것은 아니다(예를 들어, 노출된 표면의 아래로 200-1000 Å). 일예에서, 전극 재료(270)의 주입에 이어 전극의 노출된 표면에 이웃하여 다결정 실리콘을 위치시키기 위해 제2 주입(예를 들어, 데포지션)이 사용될 수 있다.
도 12에는, 배리어 재료(275 280)의 선택적인 주입후의 도 11의 구조가 도시되어 있다. 배리어 재료(275)는 예를 들어, 약 100-300 Å의 오더의 두께만큼 주입된 규화티타늄(TiSi2)이다. 배리어 재료(280)는 예를 들어, 약 25-300 Å의 오더의 두께만큼 유사하게 주입된 질화티타늄(TiN)이다. 배리어 재료(275, 280)의 주입은 당업자에게 알려진 기술을 사용하여 달성될 수 있다.
도 13에는 메모리 재료(290)의 주입후의 도 12의 구조가 도시되어 있다. 일예에서, 메모리 재료(290)는 상변화 재료이다. 보다 상세한 예에서, 메모리 재료(290)는 칼코겐화물 소자를 포함한다. 상변화 재료(290)의 예는 텔레륨-게르마늄-안티몬(TexGeySbz) 재료의 클라스의 조성물을 포함하지만 이에 제한되는 것은 아니다. 현 기술에 따른 일예에서, 메모리 재료(290)는 약 300 내지 600Å의 오더의두께만큼 기판상에 등각 주입된다.
도 13의 구조에서 메모리 재료(290) 위에 예를 들어, 각각 티타늄(Ti) 및 질화티타늄(TiN)의 선택적 배리어 재료(300, 310)가 놓인다. 배리어 재료는 일 태양에서, 메모리 재료(290)의 볼륨부와 메모리 재료(290)의 볼륨부에 놓인 제2 도체 또는 신호 라인 재료(예를 들어, 제2 도체(310)) 사이의 확산을 방지하는 기능을 한다. 배리어 재료의 등각 주입을 위한 방법은 CVD 프로세스와 같은 당업자에게 알려진 것과 같은 기술을 포함한다.
도 14에는 배리어 재료(300, 310)상에 제2 도체 또는 신호 라인 재료(315)를 등각 주입한 후의 도 13의 구조가 도시되어 있다. 이러한 예에서, 제2 도체 또는 신호 라인 재료(315)는 어드레스 라인, 컬럼 라인(예를 들어, 도 1의 컬럼 라인(10))으로서 기능한다. 제2 도체 또는 신호 라인 재료(315)는 예를 들어, 알루미늄 합금과 같은 알루미늄(Al), 또는 텅스텐(W) 재료이다. 제2 도체 또는 신호 라인 재료(315)의 주입을 위한 방법은 CVD 프로세스와 같은 당업자에게 알려진 기술을 포함한다.
일실시예에서, 배리어 재료(300, 310)상의 제2 도체 또는 신호 라인 재료(315)의 주입에 이어, 제2 도체 또는 신호 라인 재료(315), 배리어 재료(300, 315) 및 메모리 재료(290)가 연속 스트립내로 패터닝된다. 이러한 방식으로, 메모리 재료(290)는 제2 도체 또는 신호 라인 재료(315)와 인접하게 된다. 일예에 따라, 제2 도체 또는 신호 라인 재료(315), 배리어 재료(300, 310) 및 메모리 재료(290)는 폭이 대략 하나의 리소그래픽 특징 사이즈(예를 들어, 현 기술에 따라 25 미크론)이 되고 제1 도체 또는 신호 라인 재료(140)에 일반적으로 직교하도록(예를 들어, 컬럼 라인은 로우 라인에 직교한다) 스트립내로 패터닝된다. 종래 포토리소그래픽 기술은 메모리 재료 및 컬럼 재료의 스트립의 다이멘션(예를 들어, x 다이멘션)을 한정하기 위한 감광 마스킹 재료의 주입 및 제2 도체 또는 신호 라인 재료(315) 및 메모리 재료(290)를 에칭하기 위해 선택적인 에천트로 이루어지는 마스킹 재료에 따른 에칭을 포함하는 패터닝을 달성하기 위해 종래 기술에서 알려진 바와 같이 실행될 수 있다.
도 15에는 제2 도체 또는 신호 라인 재료(315), 배리어 재료(300, 310), 및 메모리 재료(290)를 패터닝한 후의 구조가 도시되어 있다. 도 16은 xz 평면의 구조의 상부 평면도를 도시하고, 기판의 일부 위에 연속 스트립으로서 패터닝된 제2 도체 또는 신호 라인 재료(315), 배리어 재료(300, 310), 및 메모리 재료(290)를 도시하고 있다. 연속 스트립으로서 제2 도체 또는 신호 라인 재료(315) 및 메모리 재료(290)가 나타난 것은 적합한 패터닝의 일실시예를 나타내고 있다. 특정예에서, 이러한 재료를 비연속 방식으로 패터닝하는 것이 바람직할 수 있다는 것을 이해해야 한다.
도 17에는 제2 도체 또는 신호 라인 재료(315)상에 유전 재료(330)를 주입한 후의 도 15의 구조가 도시되어 있다. 유전 재료(330)는 예를 들어, 이러한 기판을 전자적으로 절연시키기 위해 제2 도체 또는 신호 라인 재료(315) 및 메모리 재료(290)를 둘러싸는 SiO2또는 다른 적합한 재료이다. 주입에 이어, 유전 재료(330)는 평탄화되고 비아가 유전 재료(330) 유전 재료(210), 및 마스킹 재료(180)를 통해 리듀서 재료(170)까지 구조부의 일부내에 형성된다. 비아는 텅스텐(W)과 같은 도전 재료(340) 및 티타늄(Ti) 및 질화 티타늄(TiN)의 조합물과 같은 배리어 재료(350)로 채워진다. 유전 재료(330)를 주입하고, 도전성 비아를 형성하고 채우고, 그리고 평탄화하는 기술은 당업자에게 알려져 있다.
도 17에는 또한 기판(100)상에 형성된 제1 도체 또는 신호 라인 재료(140; 예를 들어 로우 라인)을 반사하기 위해 주입되고 패터닝된 추가 도체 또는 신호 라인 재료(320)가 도시되어 있다. 미러 도체 라인 재료(320)는 제1 도체 또는 신호 라인 재료(140)를 반사하고 도전성 비아를 통해 제1 도체 또는 신호 라인 재료(140)에 연결되어 있다. N 타입 실리콘과 같은 도핑된 반도체를 반사함으로써, 미러 도전체 라인 재료(320)는 일태양에서, 도 1에 도시된 메모리 어레이(5)와 같은, 메모리 어레이내의 도체 또는 신호 라인 재료(140)의 저항을 낮추는 기능을 한다. 미러 도체 라인 재료(320)로 적합한 재료에는 알루미늄 합금과 같은 알루미늄(Al) 재료, 또는 텅스텐(W) 재료가 포함되어 있다.
도 18에는 상부 측부에서 관통하여 본 도 17의 구조가 도시되어 있다. 이 도면은 도시된 구조의 또 다른 태양을 설명하기 위해 유전 재료(220, 310) 없이 도시되어 있다. 관련 부분에서, 도 18에는 제1 도체 또는 신호 라인 재료(140)의 2개의 로우 라인(1400A, 1400B) 위에 놓인 제2 도체 또는 신호 라인 재료(315)의 2개의 컬럼 라인(3150A, 3150B)이 도시되어 있다. 메모리 재료(290)가 컬러 라인(3150A, 3150B)과 로우 라인(1400A, 1400B) 사이에 배치되어 있다. 메모리 재료(290)는 이러한 실시예에서 컬럼 라인(3150A, 3150B)과 인접되어 있다. 따라서, 도 18은 메모리 재료(290)의 2개의 스트립을 도시하고 있다. 도 18에서, 전극(2300A, 2300B)은 메모리 재료(290)(및 컬럼 라인(3150A))의 제1 스트립 및 로우 라인(1400A, 1400B)과 연결되어 있다. 전극(2300C, 2300D)은 메모리 재료(290) (및 컬럼 라인(3150B))의 제2 스트립 및 로우 라인(1400A, 1400B)과 연결되어 있다. 로우 및 컬럼 라인의 주어진 매트릭스에 대해 컬럼 라인과 인접하는 주어진 메모리 재료의 볼륨부에 연결된 많은 전극이 있을 수 있다는 것을 이해해야 한다.
일실시예에서, 선택 배리어 재료(275, 280)의 하나 또는 양쪽 모두를 포함하거나 포함하지 않는 (전극(2300A, 2300B, 2300C, 2300D)의) 전극 재료가 메모리 재료(290)에 "에지방향으로 이웃"하여 있다. 즉, 전극 재료의 에지의 일부 또는 에지만이 메모리 재료(290)에 이웃하여 있다. 실질상 전극의 나머지의 모두는 메모리 재료(290)로부터 멀리 있다. 실질상 전극 사이의 모든 전기 통신은 전극의 에지 또는 에지의 일부를 통해 이루어지는 것이 바람직하다. 즉, 실질상 모든 전기 통신은 전극의 적어도 에지의 일부(즉, 에지 부분)를 통해 이루어지는 것이 바람직하다.
여기에 사용된 바와 같이 "콘택트의 영역"은 전기 콘택트가 메모리 재료(290)와 전기적으로 통신하는 전기 콘택트의 표면의 일부이다. 상술된 바와 같이, 일 실시예에서, 실질상 메모리 재료(290)와 전극 사이의 모든 전기 통신은 전극의 에지의 모두 또는 일부를 통해 일어난다. 따라서, 전극과 메모리 재료(290) 사이의 콘택트의 영역은 전극의 에지 또는 전극의 에지의 일부이다. 즉, 전극과 메모리 재료(290) 사이의 콘택트의 영역은 전극의 "에지 부분"이다. 전극은 실제 물리적으로 메모리 재료(290)와 인접할 필요가 없다. 전극이 메모리 재료(290)와 전기적으로 통신상태에 있다면 충분하다. 전극과 메모리 재료의 볼륨부의 콘택트의 영역은 단지 전극의 에지부(즉, 에지 또는 에지의 일부)이기 때문에, 매우 작고 전극의 두께에 비례한다.
이론에 구속되기를 바라지 않지만, 메모리 재료(290)에 이웃한 주울 가열로부터의 전기 콘택트에서의 소산되는 전력은 적어도 부분적으로 메모리 재료(290)의 프로그래밍을 도울 수 있다(또는 제어도 할 수 있다)고 생각된다. 또한, 메모리 애플리케이션(예를 들어, 정보의 비트의 저장)의 목적을 위해, 전극에 이웃한 오직 작은 메모리 재료(290)의 볼륨부만이 필요하다. 따라서, 예를 들어, 다수의 전극 콘택트 구조부와 인접하고 개별적인 로우 라인과 개별적으로 전기 접속하는 상변화 메모리 재료를 제공하면, 동일한 스트립의 메모리 재료(290)의 다수의 부분이 개별적으로 구별되어 프로그램될 수 있다.
일실시예에서, 메모리 재료의 볼륨부(290)는 메모리 재료의 볼륨부의 상의 오더에 의해 프로그램가능하다. 주울 가열은 예를 들어, 메모리 재료의 볼륨부(290)의 용융점으로 또는 그 글라스 천이 온도와 그 용융점 사이의 포인트로 온도를 올림으로써 상기 메모리 재료의 볼륨부(290)를 비정질화하거나 결정질하도록 사용될 수 있다. 메모리 재료는 일예에서, 그것이 비정질상태에서 일반적으로 절연체이고 결정질 상태에서 일반적으로 도체가 되도록 선택된다.
일실시예에서, 예를 들어, 제2 도체 또는 신호 라인 재료(315)의 컬럼 라인과 인접하는 메모리 재료(290)의 스트립은 이산 메모리 디바이스를 나타내는 스트립에 연결된 다수의 전극과 함께 200 미크론의 전형적인 스트립 길이를 갖고 있다. 스트립인 상변화 메모리 재료(290)는 콘택트의 전극 영역을 직접 둘러싸고 있는 재료의 작은 부분만이 상 전이가 일어나고 도전성 세미 금속 상태가 두드러진 것이 보통이다. 이러한 상변화 지역의 볼륨은 일반적으로 콘택트의 크기에 종속되고 전극보다 100 내지 200 옴스트롱 큰 것으로 추정될 수 있다. 일실시예에서, 전극에 직접 접촉한 재료가 도전성, 상변화 메모리 재료/컬럼 라인을 전극으로부터 분리시키기 위해 상을 확실히 변화시키기만 하면된다.
도 19는 상변화 메모리 재료의 볼륨부의 프로그래밍(예를 들어, 세팅 및 리셋팅)을 도식적으로 도시한 도면이다. 도 1에서, (컬럼 라인(10a) 및 로우 라인(20a)에 의해 어드레싱된) 메모리 소자(15)를 프로그래밍하는 단계는 일예에서, 메모리 재료(30)의 볼륨부내에 전류를 주입하기 위해 컬럼 라인(10a)에 전압을 공급하는 단계를 포함한다. 전류는 메모리 재료(30)의 볼륨부에서 온도 증가를 유발한다. 도 15에서, 메모리 재료의 볼륨부를 비정질화하기 위해, 메모리 재료의 볼륨부를 비정질화 온도, TM를 넘는 온도(예를 들어, 메모리 재료의 용융점을 초과하는 온도)로 가열된다. TexGeySbz재료에 대한 대표적인 비정질화 온도는 약 600℃ 내지 650℃의 오더에 있다. 일단 TM을 초과하는 온도에 도달하면, 메모리 재료의 볼륨부는 (전류를 제거함으로써) 급속히 쿠엔칭(quench)되거나 냉각된다. 쿠엔칭은 메모리 재료(30)의 볼륨부가 그 비정질 상태를 유지하도록 메모리 재료(30)의 볼륨부가 결정질화할 수 있는 레이트보다 빠른 레이트, t1에서 달성된다. 메모리 재료(30)의 볼륨부를 결정질화하기 위해, 온도는 재료에 대한 결정질 온도(상기 메모리 재료의 글라스 천이 온도와 용융점 사이의 온도가 대표적이다)로 전류에 의해 상승되고 상기 메모리 재료를 결정질화기에 충분한 시간동안 상기 온도로 유지된다. 이러한 시간에, 메모리 재료의 볼륨부는 (전류를 제거함으로써) 쿠엔칭된다. 이전의 예에서, 메모리 재료(30)의 볼륨부는 상기 재료를 비정질화기 위해 고온으로 가열되었고 메모리 소자를 리셋팅하였다(예를 들어, 프로그램 0). 보다 낮은 결정질화 온도로 메모리 재료의 볼륨부를 가열하면 상기 재료를 결정질화할 수 있고 메모리 소자를 세팅할 수 있다(예를 들어, 프로그램 1). 비정질 및 결정질 재료와의 리셋 및 세트의 각각의 연관은 규정이고 적어도 반대의 규정이 수용될 수 있다는 것을 이해해야 한다. 또한, 이러한 예로부터 메모리 재료(230)의 볼륨부는 메모리 재료의 볼륨부를 통과하는 전류 및 지속시간을 변화시킴으로써 부분적으로 세팅하거나 리셋팅될 필요가 없다는 것을 이해해야 한다.
상기 설명에서, 메모리 디바이스 구조가 설명되었다. 상기 구조를 종래 기술의 구조와 비교할 때, 오버라잉 도체 또는 신호 라인(예를 들어, 컬럼 라인)으로의 메모리 재료의 비아 커플링으로 인해 메모리 재료의 볼륨부의 셀률러 표시가 제거되어 있는 것으로 보일 수 있다. 따라서, 메모리 디바이스 구조를 형성하는 방법의 실시예는 셀룰러 형성과 비아 배치와 관련된 정렬 문제점이 감소될 수 있기때문에 단순화된다. 또한, 비아 콘택트 피치와 관련된 크기 제약이 제거될 수 있다. 컬럼 라인 및 메모리 재료의 근접성으로 컬럼 라인 용량은 2배 감소될 수 있는 것으로 추정되고, 전력 소산은 감소되고, 어레이 타임 제약은 보다 빨라진다. 이 구성은 예를 들어, 집적 회로상의 금속 레벨이 컬럼 라인을 수용할 필요가 없기 때문에 루팅 채널을 자유롭게 한다.
앞서의 명세서에서, 본 발명이 특정 실시예에 관하여 설명되었다. 하지만, 다양한 수정 및 변형이 본 발명의 보다 넓은 정신 및 범위로부터 벗어남 없이 만들어질 수 있다. 따라서, 본 명세서 및 도면은 제한이 아닌 설명을 위한 것임을 알아야 한다.

Claims (17)

  1. 기판상의 제1 도체 및 제2 도체 사이에 배치된 상변화 재료의 볼륨부; 및
    상기 상변화 재료의 볼륨부 및 상기 제1 도체에 연결된 복수의 전극;을 포함하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 메모리 재료의 볼륨부는 상기 제2 도체와 인접되어 배치되어 있는 것을 특징으로 하는 장치.
  3. 제2항에 있어서, 상기 제1 도체 및 상기 제2 도체는 상기 기판상에 직교하는 방위로 되어 있는 것을 특징으로 하는 장치.
  4. 제2항에 있어서, 상기 상변화 재료는 상기 제1 도체 및 상기 제2 도체를 흐르는 전류에 응답하여 적어도 2개의 저항값중 하나로 설정가능한 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 제2 도체는 알루미늄 및 텅스텐중 하나를 포함하는 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 기판상에 배치되고 상기 제1 도체에 연결되어 있는 제3 도체를 더 포함하는 것을 특징으로 하는 장치.
  7. 제1 도체;
    상기 기판상에 있고 상기 제1 도체로부터 전기적으로 절연되어 있는 제2 도체;
    상기 기판상에 있고 상기 제2 도체와 인접되어 배치되어 있는 상변화 재료의 볼륨부; 및
    상기 제1 도체와 상변화 재료 사이에 연결되어 있는 복수의 전극;을 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 제1 도체 및 상기 제2 도체는 상기 기판상에 직교하는 방위로 되어 있는 것을 특징으로 하는 장치.
  9. 제7항에 있어서, 상기 제2 도체는 알루미늄 및 텅스텐중 하나를 포함하는 것을 특징으로 하는 장치.
  10. 제8항에 있어서, 상기 기판상에 배치되어 있고 상기 제1 도체에 연결되어 있는 제3 도체를 더 포함하는 것을 특징으로 하는 장치.
  11. 기판상의 M개의 도체 및 N개의 도체의 매트릭스;
    제1 복수의 도체, M1내지 Mn에 연결된 복수의 전극; 및
    제1 N개의 도체, N1및 상기 복수의 전극에 연결된 상변화 재료, PC1;을 포함하고, M 및 N은 각각 1보다 크고, 전극의 커플링의 영역에 이웃한 PC1의 볼륨부는 제1 도체 및 제2 도체를 통하여 흐르는 전류에 응답하여 적어도 2개의 저항값중 하나로 설정가능한 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 상기 복수의 전극은 제1 복수의 전극이고, 복수의 N개의 도체중 각각의 하나에 개별적으로 연결된 복수의 상변화 재료, PCn및 상기 복수의 상변화 재료와 복수의 M개의 도체의 각각의 사이에 연결된 전극을 더 포함하는 것을 특징으로 하는 장치.
  13. 제11항에 있어서, 상기 복수의 상변화 재료(PCn)는 상기 복수의 N개의 도체의 길이부와 인접하고 있는 것을 특징으로 하는 장치.
  14. 제11항에 있어서, 상기 M개의 도체는 반도체 재료를 포함하고, 상기 장치는 상기 기판상에 형성되고 도전성 비아를 통해 상기 복수의 M개의 도체에 연결된 복수의 MM개의 도체를 더 포함하는 것을 특징으로 하는 장치.
  15. 기판상의 제1 도체상에, 상기 제1 도체에 연결된 복수의 전극을 주입하는 단계;
    상기 복수의 전극상에 그리고 상기 복수의 전극과 전기적으로 통신하도록 상변화 재료를 주입하는 단계; 및
    상기 상변화 재료상에 그리고 상기 상변화 재료에 연결되도록 제2 도체를 주입하는 단계;를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 메모리 재료의 볼륨부를 주입하는 단계는 메모리 재료의 다이멘션부를 패터닝하는 단계를 포함하고 상기 제2 도체를 주입하는 단계는 상기 제2 도체의 다이멘션부를 패터닝하는 단계를 포함하고, 상기 메모리 재료의 볼륨부의 다이멘션과 상기 제2 도체의 다이멘션은 유사한 것을 특징으로 하는 방법.
  17. 제16항에 있어서, 상기 메모리 재료의 다이멘션부를 상기 제1 도체와 직교하는 방위로 패터닝하는 것을 특징으로 하는 방법.
KR1020047012908A 2002-02-22 2002-02-22 칼코겐화물 클래딩을 사용한 단일 레벨 금속 메모리 셀 KR100603558B1 (ko)

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PCT/US2002/007813 WO2003073512A1 (en) 2002-02-22 2002-02-22 Single level metal memory cell using chalcogenide cladding

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