JP2012004243A - 記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】メモリセル毎に分離して形成された下部電極13と、この下部電極13の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層14と、この記憶層14の上に形成された上部電極15とを含み、金属から成る第1の層17と、この第1の層17の上に形成された、金属窒化物から成る第2の層18と、第1の層17及び第2の層18の積層により形成され、下層には第1の層17のみが接し、上層の記憶層14には第2の層18のみが接するように形成された、下部電極13と、複数のメモリセルで共通に形成された記憶層14と、複数のメモリセルで共通に形成された上部電極15とを含む、記憶装置を構成する。
【選択図】図1
Description
抵抗変化型の不揮発性の記憶素子は、抵抗値が変化する材料(以下、抵抗変化材料と呼ぶ)を使用して、抵抗値によって情報を記憶する記憶層を構成する。
例えば、記憶層として、絶縁膜(高抵抗膜)を用いて、この記憶層を下部電極と上部電極で挟んで記憶素子を形成し、この記憶素子を使用して、高速に動作する記憶装置(所謂、ReRAM)を構成する。
この構成の記憶素子では、例えば、下部電極と上部電極との間に、記憶層及びイオン源層を挟んだ構造が採られる。イオン源層には、イオンとなる元素として、Cu,Ag,Zn,Al等の元素が含まれている。記憶層には、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、あるいはそれらの混合材料を用いることができる。
そして、例えば、下部電極側に記憶層を、上部電極側にイオン源層を、それぞれ配置して、記憶素子を構成する。このとき、下部電極に対して上部電極にプラスの電圧を印加すると、イオン源層中のCu等の元素がイオン化されて電界により記憶層に侵入し、その記憶層中にフィラメントを形成する。これにより、記憶層が低抵抗状態となる。また、記憶層が低抵抗状態のときに、下部電極に対して上部電極にマイナスの電圧を印加すると、記憶層中に形成されたフィラメントが酸化され、記憶層が元の絶縁状態(高抵抗状態)に戻る。
また、下部電極そのものが単独で特性を決定するものでなく、記憶層(スイッチング層)との整合性が重要である(例えば、非特許文献1を参照)。
下部電極に酸化や還元されやすい材料を使用すると、記憶層の特性を劣化させる問題を生じる。
トランジスタT及び記憶素子Rから、1T1Rのメモリセルアレイを高密度に作りこむ場合には、所謂DRAMの1T1Cの構造と類似しているため、DRAMのキャパシタCを記憶素子Rに置き換えることが、最も容易に高密度化できる構造である。
図16に示すように、各メモリセルが、記憶素子101とトランジスタ102とを有して構成されている。
図中、103はメモリセルの行を選択してトランジスタ102のオンオフを制御する配線を示し、104はメモリセルの列を選択する配線を示し、105は記憶素子101に電位(接地電位や電源電位等)を供給する配線を示す。
このような電極材料の候補としてはTiN,WN,TaN,ZrN等の金属窒化物、もしくは、TiSi,NiSi,TaSi,WSi,CoSi等の金属シリサイド膜が挙げられる。
この場合の記憶装置の製造方法の一例を、図17を参照説明する。
まず、図17Aに示すように、絶縁層51内に、ポリシリコンによってプラグ層52を形成する。
その後、図17Bに示すように、プラグ層52上に、下部電極53と記憶層54と上部電極55とを、順次全面に成膜する。
次に、図17Cに示すように、レジストパターンを形成する。
続いて、レジストパターンをマスクとして用いたドライエッチングにより、パターンニングする。これにより、図17Dに示すように、プラグ層52上に、下部電極53と記憶層54と上部電極55とから成る記憶素子60が、メモリセル毎に分離されたパターンで形成される。
一般的に、Cu等の難エッチング材料を含む高抵抗膜を微細加工することは困難である。その結果、緩いピッチでの加工となり、メモリセルが大きくなってしまうため、メモリの高密度化ができなくなる。
そこで、下部電極のみをメモリセル毎に分離して、その上に記憶層を形成した構造が考えられている。
図18Aに示すように、絶縁層51内に、ポリシリコンによってプラグ層52を形成する。ここまでは、図17Aと同様である。
そして、層間絶縁層56上にレジスト62を塗布して、リソグラフィによりレジスト62の一部を除去して、図18Bに示すように、プラグ層52上に下部電極のためのパターンを開口する。
さらに、図19Eに示すように、接続孔を完全に埋める厚さで、表面にTiN層58を形成する。
この構造の場合、Ti膜57と、その上のTiN層58とによって、下部電極53が構成される。
まず、図18A〜図18Cに示したと同じ工程を行う。即ち、プラグ層52上に接続孔が形成された状態となる。
従って、所望の電流・電圧を印加できない等の動作上の不具合を生じる。
また、下部電極のみメモリセル毎に分離する構造の場合には、ポリシリコンプラグとの接触抵抗低減のための純金属(Ti,Ni,W,Co等が挙げられる)が、記憶層に接するため、スイッチング特性が劣化してしまう。
そして、金属又は金属シリサイドから成る第1の層と、この第1の層の上に形成された、金属窒化物から成る第2の層とを含む。
また、第1の層及び第2の層の積層により形成され、下層には第1の層のみが接し、上層の記憶層には第2の層のみが接するように形成された、下部電極を含む。
さらに、複数のメモリセルで共通に形成された記憶層と、複数のメモリセルで共通に形成された上部電極とを含む。
そして、金属シリサイドから成る層により形成された、下部電極と、この下部電極の下層に接して形成された、ポリシリコンからなるプラグ層とを含む。
また、複数のメモリセルで共通に形成された記憶層と、複数のメモリセルで共通に形成された上部電極とを含む。
そして、絶縁層に、下層との接続を行うための接続孔を形成する工程と、接続孔の深さよりも薄く、金属膜を形成する工程と、接続孔内を埋めて、表面に、金属窒化物層を形成する工程とを含む。
また、絶縁層上にある、金属膜及び金属窒化物層を除去する工程と、金属膜のうち、表面付近の部分を窒化して、金属窒化物層とする工程と、金属膜及び金属窒化物層から成る下部電極の上に、記憶層及び上部電極を、複数のメモリセルで共通に形成する工程とを含む。
そして、絶縁層に、下層のシリコン層との接続を行うための接続孔を形成する工程と、接続孔の深さよりも薄く、金属膜を形成する工程と、シリコン層と、シリコン層と接する部分の前記金属膜とを反応させて、金属シリサイド層を形成する工程とを含む。
また、未反応の金属膜を除去する工程と、接続孔内を埋めて、表面に、金属窒化物層を形成する工程と、絶縁層上にある、金属窒化物層を除去する工程とを含む。
さらに、金属シリサイド層及び金属窒化物層から成る下部電極の上に、記憶層及び上部電極を、複数のメモリセルで共通に形成する工程とを含む。
そして、絶縁層内に、ポリシリコンから成るプラグ層を形成する工程と、表面に金属膜を形成する工程と、プラグ層と、プラグ層と接する部分の金属膜とを反応させて、金属シリサイド層を形成する工程と、未反応の金属膜を除去する工程とを含む。
また、金属シリサイド層から成る下部電極の上に、記憶層及び上部電極を、複数のメモリセルで共通に形成する工程とを含む。
下層には、金属又は金属シリサイドから成る第1の層のみが接しているので、下層との接触抵抗が低くなる。
上層の記憶層には、金属窒化物から成る第2の層のみが接しているので、記憶層に金属が侵入することを抑制することが可能になる。
下層のポリシリコンから成るプラグ層に、下部電極の金属シリサイドが接しているので、プラグ層との接触抵抗が低くなる。
上層の記憶層にも下部電極の金属シリサイドが接しているので、記憶層に金属が侵入することを抑制することが可能になる。
接続孔内を埋めて、表面に金属窒化物層を形成するので、接続孔内の金属膜上の空間を埋めて、金属窒化物層が形成される。そして、絶縁層上の金属膜及び金属窒化物層を除去することにより、接続孔内のみに金属膜及び金属窒化物層が残る。
さらに、金属膜のうち、表面付近の部分を窒化して、金属窒化物層とし、金属膜及び金属窒化物層から成る下部電極上に記憶層を形成するので、記憶層には、下部電極のうち金属窒化物層のみが接する。これにより、記憶層に金属が接しないので、金属が記憶層に侵入することを抑制することが可能になる。
また、接続孔の底面には金属膜が形成されているので、下部電極の下層には金属膜が接する。これにより、下層との接触抵抗を良好にすることができる。
また、下層のシリコン層と、シリコン層と接する部分の金属膜とを反応させて金属シリサイド層を形成するので、接続孔の底面に、シリコン層に接して金属シリサイド層が形成される。
さらに、未反応の金属膜を除去して、接続孔内を埋めて、表面に金属窒化物層を形成するので、接続孔内の金属シリサイド層上の空間を埋めて、金属窒化物層が形成される。
そして、絶縁層上の金属窒化物層を除去することにより、接続孔内に金属シリサイド層及び金属窒化物層が残る。
さらに、金属シリサイド層及び金属窒化物層から成る下部電極上に記憶層を形成するので、記憶層には、下部電極のうち金属窒化物層のみが接する。これにより、記憶層に金属が接しないので、金属が記憶層に侵入することを抑制することが可能になる。
また、接続孔の底面には金属シリサイド層が形成されているので、下部電極の下層には金属シリサイド層が接する。これにより、下層との接触抵抗を良好にすることができる。
また、未反応の金属膜を除去するので、表面には、絶縁層と金属シリサイド層のみが露出する。
さらに、金属シリサイド層から成る下部電極の上に記憶層を形成するので、金属シリサイド層に接して記憶層が形成される。これにより、記憶層に金属が接しないので、金属が記憶層に侵入することを抑制することが可能になる。
また、プラグ層には金属シリサイド層が接するので、プラグ層との接触抵抗を良好にすることができる。
また、記憶層への金属の侵入を抑制することができるので、各メモリセルにおいて良好なスイッチング特性が得られる。
従って、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することが可能になる。
なお、説明は以下の順序で行う。
1.第1の実施の形態
2.第2の実施の形態
3.第3の実施の形態
4.第4の実施の形態
5.第5の実施の形態
本発明の記憶装置の第1の実施の形態の概略構成図(断面図)を、図1に示す。
本実施の形態の記憶装置(メモリ)は、抵抗値の変化により情報を記録することが可能な記憶層を有する記憶素子によって構成されたメモリセルが、多数配置されて、メモリセルアレイが構成されている。
図1では、この構成の記憶装置のうち、2つのメモリセルの断面図を示している。実際には図1に示すメモリセルと同様の構成のメモリセルが多数形成されて、記憶装置が構成される。
そして、このプラグ層12の上に、記憶素子20を構成する各層が形成されている。
そして、記憶素子20の記憶層14及び上部電極15は、図中左右に延びて形成されており、メモリセルアレイの全メモリセルに共通に形成されている。
そして、下部電極13が、第1の層である金属膜17と、その上の第2の層である金属窒化物層18とによって、形成されている。この点は、図19Gに示した構造と同様である。
しかし、図1に示す構成の記憶装置において、メモリセルを微細化して記憶容量を多くするためには、プラグ層12を埋め込んで形成するビアホールの幅を、できるだけ狭くする必要がある。
一般的な半導体装置のプラグ層に用いられている金属は、幅が狭いビアホールへの埋め込み性が良くない。
そのため、本実施の形態の記憶装置では、前述したDRAMのノードコンタクトにも試用されており、幅が狭いビアホールへの埋め込み性が良好である、ポリシリコンを、プラグ層12に使用している。
なお、ポリシリコン以外の材料でも、幅が狭いビアホールへの埋め込み性が良好である導電性材料であれば、プラグ層に使用することが可能である。
記憶層14単独で抵抗値を変化させることが可能なように、記憶素子20を構成する場合には、記憶層14の材料として、結晶質と非晶質との間で変化する相変化や、化合物の状態の変化等によって、抵抗値が変化する材料を用いる。例えば、GeSbTe等の相変化材料、Pr1−xCaxMnO3(PCMO)等のペロブスカイト構造の複合酸化物、その他の複合酸化物や酸化コバルトや酸化タンタル等の酸化物を用いることができる。
また、特に、記憶層14に接してイオン源層を設けて、記憶素子20を構成する場合には、記憶層14の材料として、Ta,Nb,Al,Hf,Zr,Ni,Co,Ceから選ばれる1種以上の元素(金属元素)の酸化物を使用すると良い。
この場合のイオン源層の材料としては、Cu,Ag,Zn,Al,Zrから選ばれる少なくとも1種のイオンとなる元素を含む材料を用いる。イオン源層の材料として、これらの元素と、さらに、Te,S,Seから選ばれる少なくとも1種の元素とが含まれる材料を用いると、より好ましい。
これにより、金属膜17は記憶層14とは接しておらず、下部電極13のうちの金属窒化物層18のみが記憶層14と接している。金属窒化物層18のみが記憶層14と接しているので、Ti等の金属の記憶層14への侵入を抑制することができる。
また、ポリシリコンから成るプラグ層12には、下部電極13のうちの金属膜17のみが接している。プラグ層12に金属膜17のみが接していることにより、接触抵抗を低減することができる。
まず、図2Aに示すように、絶縁層11内に、ポリシリコンによってプラグ層12を形成する。
次に、層間絶縁層16の表面にレジスト21を塗布する。そして、レジスト21に対してリソグラフィを行うことにより、図2Bに示すように、プラグ層12上に下部電極13のためのパターンを開口する。
この場合、熱処理の時間は、比較的短い時間として、金属膜17の大部分が窒化されることがないようにする。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極15に接続される配線等の各部品を形成する。
このようにして、図1に示した記憶装置を製造することができる。
なお、最終的に熱処理によりプラグ層12と接する部分の金属膜17をシリサイド化した場合でも、プラグ層12との界面にはシリサイド層が接触することになるため、接触抵抗が低くなる。
本発明の記憶装置の第2の実施の形態の概略構成図(断面図)を、図4に示す。
本実施の形態では、図4に示すように、金属窒化物層18と、ポリシリコンから成るプラグ層12との間に、シリサイド層(金属シリサイド層、以下「シリサイド層」とする)19が形成されている。
そして、記憶素子20の下部電極13が、第1の層であるシリサイド層19と、第2の層である金属窒化物層18との、積層により構成されている。
また、記憶層14には、下部電極13のうちの金属窒化物層18のみが接しているので、Ti等の金属の記憶層14への侵入を抑制することができる。
その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
まず、第1の実施の形態の図2A〜図2Dに示したと同じ工程を行う。即ち、接続孔において、接続孔の底面と側壁面に沿って、かつ、プラグ層12上に接して、金属膜17、例えばTi膜等のTi,Co,Ni,W,Taから選ばれる1種以上を用いた膜が形成された状態となる。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極15に接続される配線等の各部品を形成する。
このようにして、図4に示した記憶装置を製造することができる。
このため、本実施の形態においては、金属膜17の金属とは異なる金属の窒化物を、金属窒化物層18に使用することも可能である。
本発明の記憶装置の第3の実施の形態の概略構成図(断面図)を、図7に示す。
本実施の形態では、図7に示すように、ポリシリコンから成るプラグ層12との界面付近にシリサイド層19が形成されており、このシリサイド層19の上に記憶層14が形成されている。そして、シリサイド層19により、記憶素子20の下部電極13が構成されている。
これにより、ポリシリコンから成るプラグ層12には、下部電極13のシリサイド層19が接触しているため、接触抵抗が低くなる。
また、記憶層14には、下部電極13のシリサイド層19のみが接しているため、Ti等の金属の記憶層14への侵入を抑制することができる。
その他の構成は、図1に示した第1の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
まず、図8Aに示すように、絶縁層11内に、ポリシリコンによってプラグ層12を形成する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極15に接続される配線等の各部品を形成する。
このようにして、図7に示した記憶装置を製造することができる。
また、記憶層14には、下部電極13のシリサイド層19のみが接しているため、Ti等の金属の記憶層14への侵入が抑制される。これにより、各メモリセルの記憶素子20において、良好なスイッチング特性が得られる。
本発明の記憶装置の第4の実施の形態の概略構成図(断面図)を、図9に示す。
本実施の形態では、図9に示すように、記憶素子20の部分の構成は、図1に示した第1の実施の形態と同様の構成としている。さらに、下部電極13を、プラグ層を介してではなく、シリコン基板1に形成されたMOSトランジスタのソース・ドレイン領域3に、直接接続している。
このMOSトランジスタは、シリコン基板1内に形成されたソース・ドレイン領域3と、シリコン基板1上に形成されたゲート電極4と、シリコン基板1とゲート電極4との間に形成された、図示を省略したゲート絶縁膜とを含んで構成されている。
MOSトランジスタのゲート電極4の側壁には、絶縁層から成るサイドウォール5が形成されている。ゲート電極4及びサイドウォール5を覆って、層間絶縁層6が形成されている。
そして、層間絶縁層6内に埋め込まれて、記憶素子20の下部電極13が形成されている。下部電極13は、図1の第1の実施の形態と同様に、金属膜17と金属窒化物層18とから構成されている。下部電極13の金属膜17がMOSトランジスタのソース・ドレイン領域3に接して形成されており、下部電極13とソース・ドレイン領域3とが電気的に接続されている。
これにより、シリコン基板1との界面には、下部電極13のうちの金属膜17のみが接触しているため、接触抵抗が低くなる。
また、記憶層14には、下部電極13のうちの金属窒化物層18のみが接しているので、Ti等の金属の記憶層14への侵入を抑制することができる。
まず、シリコン基板1に、素子分離層2、MOSトランジスタのゲート電極4、ソース・ドレイン領域3、ゲート電極4の側壁のサイドウォール5を、それぞれ形成しておく。
次に、図10Aに示すように、表面を覆って、SiO2等により層間絶縁層6を形成する。
次に、層間絶縁層6に対するドライエッチング工程とレジストの除去工程とを行うことにより、図10Bに示すように、MOSトランジスタのソース・ドレイン領域3上に下部電極を埋め込むための接続孔を形成する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極15に接続される配線等の各部品を形成する。
このようにして、図9に示した記憶装置を製造することができる。
なお、最終的に熱処理によりソース・ドレイン領域3と接する部分の金属膜17をシリサイド化した場合でも、ソース・ドレイン領域3との界面にはシリサイド層が接触することになるため、接触抵抗が低くなる。
本発明の記憶装置の第5の実施の形態の概略構成図(断面図)を、図12に示す。
本実施の形態では、図12に示すように、記憶素子20の部分の構成は、図4に示した第2の実施の形態と同様の構成としている。さらに、下部電極13を、プラグ層を介してではなく、シリコン基板1に形成されたMOSトランジスタのソース・ドレイン領域3に、直接接続している。
これにより、ソース・ドレイン領域3との界面には、下部電極13のうちのシリサイド層19のみが接触しているため、接触抵抗が低くなる。
また、記憶層14には、下部電極13のうちの金属窒化物層18のみが接しているので、Ti等の金属の記憶層14への侵入を抑制することができる。
その他の構成は、図9に示した第4の実施の形態や図4に示した第2の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。
まず、シリコン基板1に、素子分離層2、MOSトランジスタのゲート電極4、ソース・ドレイン領域3、ゲート電極4の側壁のサイドウォール5を、それぞれ形成しておく。
次に、図13Aに示すように、表面を覆って、SiO2等により層間絶縁層6を形成する。
次に、層間絶縁層6に対するドライエッチング工程とレジストの除去工程とを行うことにより、図13Bに示すように、MOSトランジスタのソース・ドレイン領域3上に下部電極を埋め込むための接続孔を形成する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極15に接続される配線等の各部品を形成する。
このようにして、図12に示した記憶装置を製造することができる。
本発明では、記憶層及び上部電極は、複数個のメモリセルに共通して形成されていればよく、例えば、同一行のメモリセル又は同一列のメモリセルに共通して形成された構成としてもよい。
記憶層及び上部電極を複数個のメモリセルに共通して形成することにより、メモリセル毎に分離して形成した場合よりも、パターニングの困難性が緩和される。
同一行のメモリセル又は同一列のメモリセルに共通して形成された構成を製造する場合には、例えば、記憶層及び上部電極を全メモリセルに共通に形成した後に、メモリセルの行毎又は列毎にパターニングすればよい。
本発明では、シリコン基板1の代わりに、シリコン基板上に形成したシリコンエピタキシャル層に、MOSトランジスタのソース・ドレイン領域を形成して、その上に、記憶素子の下部電極を直接接続しても構わない。
Claims (12)
- メモリセル毎に分離して形成された下部電極と、前記下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、前記記憶層の上に形成された上部電極とを含む記憶装置であって、
金属又は金属シリサイドから成る第1の層と、
前記第1の層の上に形成された、金属窒化物から成る第2の層と、
前記第1の層及び前記第2の層の積層により形成され、下層には前記第1の層のみが接し、上層の前記記憶層には前記第2の層のみが接するように形成された、前記下部電極と、
複数のメモリセルで共通に形成された前記記憶層と、
複数のメモリセルで共通に形成された前記上部電極とを含む
記憶装置。 - 前記第1の層の前記金属は、Ti,Co,Ni,W,Taから選ばれる1種以上により形成されている、請求項1に記載の記憶装置。
- 前記下部電極の下層に接して形成された、ポリシリコンからなるプラグ層をさらに含む、請求項1に記載の記憶装置。
- メモリセル毎に分離して形成された下部電極と、前記下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、前記記憶層の上に形成された上部電極とを含む記憶装置であって、
金属シリサイドから成る層により形成された、前記下部電極と、
前記下部電極の下層に接して形成された、ポリシリコンからなるプラグ層と、
複数のメモリセルで共通に形成された前記記憶層と、
複数のメモリセルで共通に形成された前記上部電極とを含む
記憶装置。 - メモリセル毎に分離して形成された下部電極と、前記下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、前記記憶層の上に形成された上部電極とを含む記憶装置を製造する方法であって、
絶縁層に、下層との接続を行うための接続孔を形成する工程と、
前記接続孔の深さよりも薄く、金属膜を形成する工程と、
前記接続孔内を埋めて、表面に、金属窒化物層を形成する工程と、
前記絶縁層上にある、前記金属膜及び前記金属窒化物層を除去する工程と、
前記金属膜のうち、表面付近の部分を窒化して、金属窒化物層とする工程と、
前記金属膜及び前記金属窒化物層から成る前記下部電極の上に、前記記憶層及び前記上部電極を、複数のメモリセルで共通に形成する工程とを含む
記憶装置の製造方法。 - 前記金属膜のうち表面付近の部分を窒化して金属窒化物層とする工程において、窒素プラズマ処理により窒化を行う、請求項5に記載の記憶装置の製造方法。
- 前記金属膜のうち表面付近の部分を窒化して金属窒化物層とする工程において、熱処理により窒化を行う、請求項5に記載の記憶装置の製造方法。
- 前記金属膜に、Ti,Co,Ni,W,Taから選ばれる1種以上を用いる、請求項5に記載の記憶装置の製造方法。
- メモリセル毎に分離して形成された下部電極と、前記下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、前記記憶層の上に形成された上部電極とを含む記憶装置を製造する方法であって、
絶縁層に、下層のシリコン層との接続を行うための接続孔を形成する工程と、
前記接続孔の深さよりも薄く、金属膜を形成する工程と、
前記シリコン層と、前記シリコン層と接する部分の前記金属膜とを反応させて、金属シリサイド層を形成する工程と、
未反応の前記金属膜を除去する工程と、
前記接続孔内を埋めて、表面に、金属窒化物層を形成する工程と、
前記絶縁層上にある、前記金属窒化物層を除去する工程と、
前記金属シリサイド層及び前記金属窒化物層から成る前記下部電極の上に、前記記憶層及び前記上部電極を、複数のメモリセルで共通に形成する工程とを含む
記憶装置の製造方法。 - 前記金属膜に、Ti,Co,Ni,W,Taから選ばれる1種以上を用いる、請求項9に記載の記憶装置の製造方法。
- メモリセル毎に分離して形成された下部電極と、前記下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、前記記憶層の上に形成された上部電極とを含む記憶装置を製造する方法であって、
絶縁層内に、ポリシリコンから成るプラグ層を形成する工程と、
表面に金属膜を形成する工程と、
前記プラグ層と、前記プラグ層と接する部分の前記金属膜とを反応させて、金属シリサイド層を形成する工程と、
未反応の前記金属膜を除去する工程と、
前記金属シリサイド層から成る前記下部電極の上に、前記記憶層及び前記上部電極を、複数のメモリセルで共通に形成する工程とを含む
記憶装置の製造方法。 - 前記金属膜に、Ti,Co,Ni,W,Taから選ばれる1種以上を用いる、請求項11に記載の記憶装置の製造方法。
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