TWI825769B - 半導體記憶體裝置 - Google Patents

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TWI825769B TW111121034A TW111121034A TWI825769B TW I825769 B TWI825769 B TW I825769B TW 111121034 A TW111121034 A TW 111121034A TW 111121034 A TW111121034 A TW 111121034A TW I825769 B TWI825769 B TW I825769B
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金碩壎
金孝燮
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南韓商三星電子股份有限公司
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Abstract

提供一種具有改善的電性特性及可靠性的半導體記憶體裝置。可提供一種半導體記憶體裝置，半導體記憶體裝置包括：基板，包括由裝置分隔膜界定的主動區，主動區包括第一部份及第二部份，第二部份分別位於第一部份的兩個相對的側上；位元線，位於基板上且跨越主動區延伸；以及位元線接觸件，位於基板與位元線之間且連接至主動區的第一部份。位元線接觸件包括第一釕圖案，且第一釕圖案的上表面的寬度小於第一釕圖案的底表面的寬度。

Description

半導體記憶體裝置
[相關申請案的交叉參考]
本申請案主張優先於在2021年7月28日提出申請的韓國專利申請案第10-2021-0098953號以及由此產生的所有權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於半導體記憶體裝置及/或製作半導體記憶體裝置的方法。
隨著半導體裝置變得高度積體，用於在任何給定面積中實施盡可能多的半導體裝置的個別電路圖案變得越來越複雜。亦即，隨著半導體裝置的積體密度增加，每一半導體裝置的元件的設計規則減少。
在高度按比例縮放的半導體裝置中，電極的臨界尺寸變小。因此，正在對新的積體技術進行研究。
本揭露的一些示例性實施例提供具有改善的電性特性及可靠性的半導體記憶體裝置。
本揭露的一些示例性實施例提供製造具有改善的電性特性及可靠性的半導體記憶體裝置的方法。
然而，本揭露的示例性實施例並不限於本文中陳述的內容。藉由參照下面給出的本揭露的詳細說明，本揭露的上述及其他示例性實施例對於本揭露所屬技術中具有通常知識者而言將變得更加顯而易見。
根據本揭露的態樣，一種半導體記憶體裝置可包括：基板，包括由裝置分隔膜界定的主動區，所述主動區包括第一部份及第二部份，所述第二部份分別位於所述第一部份的兩個相對的側上；位元線，位於所述基板上且跨越所述主動區延伸；以及位元線接觸件，位於所述基板與所述位元線之間且連接至所述主動區的所述第一部份，其中所述位元線接觸件包括第一釕圖案，且所述第一釕圖案的上表面的寬度小於所述第一釕圖案的底表面的寬度。
根據本揭露的另一態樣，一種半導體記憶體裝置可包括：基板，包括由裝置分隔膜界定的主動區，所述主動區包括第一部份及第二部份，所述第二部份分別位於所述第一部份的兩個相對的側上；第一節點接墊及第二節點接墊，分別連接至主動區的在第一方向上相鄰的所述第二部份；接墊分隔圖案，位於所述基板上且將所述第一節點接墊與所述第二節點接墊分隔開，所述接墊分隔圖案覆蓋所述第一節點接墊的上表面及所述第二節點接墊的上表面；位元線接觸件，位於所述基板上且在所述第一方向上與所述第一節點接墊間隔開，且所述位元線接觸件連接至所述主動區的所述第一部份；第一位元線，位於所述接墊分隔圖案上且在第二方向上延伸，所述第二方向不同於所述第一方向；以及第二位元線，連接至所述位元線接觸件的上表面且在所述第一方向上與所述第一位元線間隔開，其中所述位元線接觸件、所述第一節點接墊及所述第二節點接墊中的每一者包括釕圖案。
根據本揭露的又一態樣，一種半導體記憶體裝置可包括：基板，包括由裝置分隔膜界定的主動區，所述主動區包括第一部份及第二部份，所述第二部份分別位於所述第一部份的兩個相對的側上；字元線，在所述主動區的所述第一部份與所述第二部份中的對應一者之間在第一方向上延伸，所述字元線位於所述基板及所述裝置分隔膜中；位元線接觸件，連接至所述主動區的所述第一部份；節點接墊，連接至所述主動區的所述第二部份；位元線，位於所述位元線接觸件上，連接至所述位元線接觸件，且在第二方向上延伸，所述第二方向不同於所述第一方向；儲存接觸件，連接至所述節點接墊；以及電容器，連接至所述儲存接觸件，其中所述位元線接觸件具有與所述節點接墊相同的堆疊結構，所述位元線接觸件及所述節點接墊中的每一者包括釕圖案，且所述節點接墊的上表面低於所述位元線接觸件的上表面。
根據以下詳細說明、圖式及申請專利範圍，其他特徵及其他示例性實施例可顯而易見。
圖1是根據本揭露一些示例性實施例的半導體記憶體裝置的胞元區的平面圖。圖2是包括圖1所示胞元區的半導體記憶體裝置的佈局圖。圖3是僅示出圖1所示字元線及主動區的平面圖。圖4及圖5分別是沿著圖1所示線A-A及B-B截取的剖視圖。圖6是圖4所示部份P的放大剖視圖。圖7是沿著圖2所示線C-C截取的剖視圖。
具體而言，圖7是周邊區中的電晶體形成區的剖視圖。
圖1至圖7示出作為示例性半導體記憶體裝置的動態隨機存取記憶體（dynamic random-access memory，DRAM）裝置，但本揭露並不限於此。
參照圖1至圖3，根據一些示例性實施例的半導體記憶體裝置可包括胞元區20、胞元區分隔膜22及周邊區24。
胞元區分隔膜22可被形成為環繞胞元區20。胞元區分隔膜22可將胞元區20與周邊區24分隔開。周邊區24可被界定於胞元區20的周邊上。
胞元區20可包括多個胞元主動區ACT。胞元主動區ACT可由（圖4所示）胞元裝置分隔膜102界定，胞元裝置分隔膜102形成於（圖4所示）基板100中。隨著半導體記憶體裝置的設計規則減少，胞元主動區ACT可被佈置成對角線或斜條。舉例而言，胞元主動區ACT可在第三方向D3上延伸。
胞元主動區ACT可與基板100的被胞元裝置分隔膜102環繞的部份對應。基板100可包括由胞元裝置分隔膜102界定的胞元主動區ACT。胞元主動區ACT可在第三方向D3上彼此平行佈置。一個胞元主動區ACT的端部可與鄰近的胞元主動區ACT的中心相鄰地設置。一個胞元主動區ACT的端部可在第一方向D1上與鄰近的胞元主動區ACT的中心相鄰地設置。
在第一方向D1上跨越胞元主動區ACT可佈置有多個閘極電極。閘極電極可彼此平行延伸。閘極電極可為例如字元線WL。字元線WL可以規則的間隔佈置。字元線WL的寬度或字元線WL之間的距離可由半導體記憶體裝置的設計規則來確定。字元線WL可設置於字元線溝渠WL_TR中。字元線溝渠WL_TR可在第一方向D1上延伸。字元線溝渠WL_TR可跨越胞元主動區ACT延伸。
各胞元主動區ACT可被在第一方向D1上延伸的兩條字元線WL劃分成三個部份。舉例而言，各胞元主動區ACT可被在第一方向D1上延伸的兩條字元線溝渠WL_TR劃分成三個部份。各胞元主動區ACT可包括第一部份103A及第二部份103B，第二部份103B分別界定於第一部份103A的兩個相對的側上。第一部份103A可位於各胞元主動區ACT的中間中，且第二部份103B可位於各胞元主動區ACT的兩個端部處。字元線WL可在各胞元主動區ACT的第一部份103A與第二部份103B之間延伸。
舉例而言，各胞元主動區ACT的第一部份103A可連接至位元線BL，且各胞元主動區ACT的第二部份103B可連接至（圖4所示）資訊儲存單元DSP。換言之，各胞元主動區ACT的第一部份103A可與共用汲極區對應，且各胞元主動區ACT的第二部份103B可與源極區對應。字元線WL以及各胞元主動區ACT的第一部份103A及第二部份103B可形成電晶體。
在字元線WL上可設置有多條位元線BL且所述多條位元線BL可在第二方向D2上延伸以與字元線WL相交。位元線BL可設置於（圖4所示）基板100上。位元線BL可跨越在第三方向D3上延伸的胞元主動區ACT延伸。位元線BL可彼此平行延伸。位元線BL可以規則的間隔佈置。位元線BL的寬度及位元線BL之間的距離可由半導體記憶體裝置的設計規則來確定。
根據一些示例性實施例的半導體記憶體裝置可包括各種接觸件佈置。接觸件佈置可包括例如位元線接觸件DCC、節點接墊XP及搭接墊（landing pad）LP。
此處，位元線接觸件DCC可指將胞元主動區ACT電性連接至位元線BL的接觸件。節點接墊XP可為將胞元主動區ACT連接至電容器的（圖4所示）下部電極191的連接接墊。節點接墊XP與胞元主動區ACT的接觸面積可為小的。因此，可提供具有導電性的搭接墊LP，以增加胞元主動區ACT與下部電極191的接觸面積。
搭接墊LP可設置於節點接墊XP與下部電極191之間。隨著胞元主動區ACT與下部電極191的接觸面積由於搭接墊LP的提供而增加，胞元主動區ACT與下部電極191之間的接觸電阻可減小。
位元線接觸件DCC可連接至主動區ACT的第一部份103A。節點接墊XP可連接至主動區ACT的第二部份103B。由於節點接墊XP佈置於胞元主動區ACT的端部處，因此搭接墊LP可被設置成至少部分地與節點接墊XP交疊，靠近各胞元主動區ACT的兩個端部。換言之，節點接墊XP可被形成為與胞元主動區ACT的位於字元線WL之間且位於位元線BL之間的部份交疊且與胞元裝置分隔膜102交疊。
字元線WL可被形成為隱埋於基板100中。字元線WL可跨越胞元主動區ACT、在位元線接觸件DCC之間或在節點接墊XP之間設置。如圖所示，兩條字元線WL跨越一個胞元主動區ACT延伸。隨著胞元主動區ACT在第三方向D3上延伸，字元線WL可與胞元主動區ACT形成小於90度的角度。
位元線接觸件DCC可在第一方向D1及第二方向D2上設置成直線。節點接墊XP可在第一方向D1上設置於各位元線接觸件DCC的中心的兩個側上。節點接墊XP可在第一方向D1及第二方向D2上佈置。節點接墊XP可在第一方向D1上設置成直線。節點接墊XP可在位元線BL之間在第二方向D2上以之字形式佈置。搭接墊LP可在作為位元線BL延伸的方向的第二方向D2上以之字形式佈置。搭接墊LP可在字元線WL所延伸的第一方向D1上與位元線BL的同一側部分交疊。舉例而言，第一線中的搭接墊LP可與其相應的位元線BL的左側交疊，且第二線中的搭接墊LP可與其相應的位元線BL的右側交疊。
參照圖1至圖7，根據一些示例性實施例的半導體記憶體裝置可包括字元線WL、位元線BL、節點接墊XP、位元線接觸件DCC、資訊儲存單元DSP及周邊閘極電極215。
基板100可包括胞元區、胞元區分隔膜22及周邊區24。基板100可為矽基板或絕緣體上矽（silicon-on-insulator，SOI）基板。在一些示例性實施例中，基板100可包含矽鍺、絕緣體上矽鍺（silicon germanium-on-insulator，SGOI）、銻化銦、鉛碲化合物、砷化銦、磷化銦、砷化鎵或銻化鎵，但本揭露並不限於此。
字元線WL、位元線BL、節點接墊XP、位元線接觸件DCC及資訊儲存單元DSP可設置於胞元區20中。周邊閘極電極215可設置於周邊區24中。
胞元裝置分隔膜102可在胞元區20中形成於基板100中。胞元裝置分隔膜102可具有淺溝渠隔離（shallow trench separation，STI）結構，所述淺溝渠隔離結構具有優良的裝置分隔特性。胞元裝置分隔膜102可在胞元區20中對胞元主動區ACT進行界定。如圖1中所示，由胞元裝置分隔膜102界定的胞元主動區ACT可被形成為各自具有短軸及長軸的長島。胞元主動區ACT可被形成為與形成於胞元裝置分隔膜102中的字元線WL形成小於90度的角度的對角條。另外，胞元主動區ACT可被形成為與形成於胞元裝置分隔膜102上的位元線BL形成小於90度的角度的對角條。
胞元區分隔膜22可具有STI結構。胞元區20可由胞元區分隔膜22界定。周邊裝置分隔膜101可在周邊區24中形成於基板100中。周邊裝置分隔膜101可具有STI結構。周邊裝置分隔膜101可對周邊區24的周邊主動區進行界定。
周邊裝置分隔膜101、胞元裝置分隔膜102及胞元區分隔膜22可包含例如氧化矽、氮化矽或氮氧化矽中的至少一者，但本揭露並不限於此。圖4至圖7示出作為單層絕緣膜的周邊裝置分隔膜101及胞元裝置分隔膜102中的每一者，但本揭露並不限於此。亦即，端視周邊裝置分隔膜101的寬度及胞元裝置分隔膜102的寬度而定，周邊裝置分隔膜101及胞元裝置分隔膜102可被形成為單層絕緣膜或多層絕緣膜。
字元線WL可設置於基板100及胞元裝置分隔膜102中。字元線WL可跨越胞元裝置分隔膜102及由胞元裝置分隔膜102界定的胞元主動區ACT形成。字元線WL可設置於形成於胞元裝置分隔膜102及胞元主動區ACT中的字元線溝渠WL_TR中。
儘管未具體示出，但字元線溝渠WL_TR可在胞元裝置分隔膜102中較在胞元主動區ACT中深。字元線WL的底表面可為彎曲的。
字元線WL的上表面WL_US可低於基板100的上表面100_US（例如，胞元主動區ACT的上表面）。字元線WL的上表面WL_US可低於胞元裝置分隔膜102的上表面102_US。
字元線WL可包含金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、經摻雜半導體材料、導電金屬氮氧化物或導電金屬氧化物中的至少一者。字元線WL可包含例如氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、氮化鈦鋁碳（TiAlC-N）、碳化鈦鋁（TiAlC）、碳化鈦（TiC）、氮化鉭碳（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳（Ni）、鉑（Pt）、鎳-鉑（Ni-Pt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）、氮化釕鈦（RuTiN）、鈦矽（TiSi）、鉭矽（TaSi）、鎳矽（NiSi）、鈷矽（CoSi）、氧化銥（IrO x）、氧化釕（RuO x）或其組合，但本揭露並不限於此。
胞元閘極絕緣膜107可沿著各字元線溝渠WL_TR的側壁及底部延伸。胞元閘極絕緣膜107可沿著字元線溝渠WL_TR的輪廓的至少部份延伸。字元線WL可設置於胞元閘極絕緣膜107上。胞元閘極絕緣膜107可包含氧化矽、氮化矽、氮氧化矽或具有較氧化矽大的介電常數的高介電常數（high dielectric constant，high-k）材料中的至少一者。高k材料可包括例如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅或其組合中的至少一者。
胞元閘極絕緣膜107可延伸至基板100的上表面100_US。胞元閘極絕緣膜107的上表面107_US可與胞元裝置分隔膜102的上表面102_US放置於同一平面上，但本揭露並不限於此。
字元線頂蓋圖案110可設置於字元線WL上。字元線頂蓋圖案110可為沿著字元線WL的上表面WL_US在第一方向D1上延伸的線的形式。字元線頂蓋圖案110可覆蓋字元線WL的整個上表面WL_US。字元線頂蓋圖案110可對字元線溝渠WL_TR的未被字元線WL填充的部份進行填充。胞元閘極絕緣膜107可沿著各字元線頂蓋圖案110的側壁延伸，但本揭露並不限於此。字元線頂蓋圖案110可包含例如氮化矽（SiN）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氧氮化矽（SiOCN）或其組合中的至少一者。
位元線BL可設置於基板100上。位元線BL可跨越字元線頂蓋圖案110及字元線WL延伸。位元線BL可包括下部導電線131及位於下部導電線131上的上部導電線132。下部導電線131及上部導電線132可在第二方向D2上延伸。
下部導電線131可包含例如Ti、TiN、TiSiN、Ta、TaN、WN、石墨烯或金屬矽化物中的至少一者。上部導電線132可包含例如W、Al、Cu、Ru、Rh、Ir、Mo、釕鋁（RuAl）、鎳鋁（NiAl）、二硼化鈮（NbB 2）、二硼化鉬（MoB 2）、二硼化鉭（TaB 2）、碳化釩鋁（V 2AlC）或碳化鉻鋁（CrAlC）中的至少一者。舉例而言，上部導電線132可包含鎢（W），在此種情形中，位元線BL可包括W線。在另一實例中，上部導電線132可包含釕（Ru），在此種情形中，位元線BL可包括Ru線。
位元線頂蓋膜137可設置於位元線BL上。位元線頂蓋膜137可沿著位元線BL的上表面在第二方向D2上延伸。位元線頂蓋膜137可包含氮化矽、氮氧化矽、碳氮化矽或碳氧氮化矽中的至少一者。位元線頂蓋膜137可包括例如氮化矽膜。位元線頂蓋膜137被示出為單層膜，但本揭露並不限於此。
位元線接觸件DCC可設置於基板100與位元線BL之間。位元線接觸件DCC可設置於胞元主動區ACT的第一部份103A與位元線BL之間。位元線接觸件DCC可對胞元主動區ACT的第一部份103A與位元線BL進行連接。
在圖1所示平面圖中，位元線接觸件DCC可具有圓形形狀或橢圓形形狀。位元線接觸件DCC的平面面積可大於胞元主動區ACT的第一部份103A與位元線BL的交疊面積。位元線接觸件DCC的平面面積可大於胞元主動區ACT的第一部份103A的平面面積。
參照圖4及圖6，位元線接觸件DCC可具有連接至位元線BL的上表面DCC_US及連接至胞元主動區ACT的底表面DCC_BS。位元線接觸件DCC的上表面DCC_US可在第一方向D1上具有第一寬度W1。位元線接觸件DCC的底表面DCC_BS可在第一方向D1上具有第二寬度W2。位元線接觸件DCC的上表面DCC_US的第一寬度W1可小於位元線接觸件DCC的底表面DCC_BS的第二寬度W2。位元線接觸件DCC的寬度可遠離位元線BL逐漸增加。亦即，位元線接觸件DCC的寬度可在自位元線接觸件DCC的頂部至底部的方向上逐漸增加。
節點接墊XP可設置於基板100上。節點接墊XP可設置於各胞元主動區ACT的第二部份103B上。節點接墊XP可連接至各胞元主動區ACT的第二部份103B。
在平面圖中，節點接墊XP可具有類似矩形的形狀。節點接墊XP的面對位元線接觸件DCC的第一側壁可在遠離位元線接觸件DCC的方向上（例如，在第一方向D1上）下陷。各節點接墊XP的一個側壁可為凹形彎曲的。舉例而言，節點接墊XP的底表面XP_BS可與胞元主動區ACT及胞元裝置分隔膜102接觸。節點接墊XP的底表面XP_BS可與胞元裝置分隔膜102的上表面102_US接觸。
相對於胞元裝置分隔膜102的上表面102_US，節點接墊XP的上表面XP_US可低於位元線接觸件DCC的上表面DCC_US。自胞元裝置分隔膜102的上表面102_US至位元線接觸件DCC的上表面DCC_US的高度H1可大於自胞元裝置分隔膜102的上表面102_US至節點接墊XP的上表面XP_US的高度H2。相對於胞元裝置分隔膜102的上表面102_US，節點接墊XP的上表面XP_US可低於位元線BL的底表面。
參照圖4及圖6，各位元線接觸件DCC可包括依序堆疊的接觸件矽化物圖案151、接觸件障壁圖案152及接觸件Ru圖案153。接觸件障壁圖案152可設置於接觸件矽化物圖案151與接觸件Ru圖案153之間。各節點接墊XP可包括依序堆疊的接墊矽化物圖案161、接墊障壁圖案162及接墊Ru圖案163。接墊障壁圖案162可設置於接墊矽化物圖案161與接墊Ru圖案163之間。
接觸件矽化物圖案151及接墊矽化物圖案161可包含金屬矽化物材料。接觸件矽化物圖案151與接墊矽化物圖案161可包含相同的金屬矽化物材料。接觸件障壁圖案152及接墊障壁圖案162可包含例如Ti、TiN、TiSiN、Ta、TaN或WN中的至少一者。接觸件障壁圖案152與接墊障壁圖案162可包含相同的導電材料。接觸件Ru圖案153及接墊Ru圖案163可包含Ru。舉例而言，接觸件Ru圖案153及接墊Ru圖案163可為Ru圖案。舉例而言，位元線接觸件DCC及節點接墊XP二者可具有導電膜堆疊結構。位元線接觸件DCC可具有與節點接墊XP相同的導電膜堆疊結構。
接墊Ru圖案163的厚度可小於接觸件Ru圖案153的厚度。亦即，由於接觸件Ru圖案153與接墊Ru圖案163之間的厚度差異，因此節點接墊XP的上表面XP_US可低於位元線接觸件DCC的上表面DCC_US。位元線接觸件DCC的上表面DCC_US可為接觸件Ru圖案153的上表面。
接觸件Ru圖案153的上表面的寬度可與位元線接觸件DCC的上表面DCC_US的寬度W1相同。接觸件Ru圖案153的底表面的寬度可與位元線接觸件DCC的底表面DCC_BS的寬度W2相同。
在位元線接觸件DCC與節點接墊XP之間可插入有接觸件分隔圖案141r。接觸件分隔圖案141r可包含絕緣材料，例如（舉例而言）氧化矽，但本揭露並不限於此。
接觸件分隔圖案141r可在平面圖中具有圓環形狀（如圖30中所示），且可環繞位元線接觸件DCC。接觸件分隔圖案141r的部份可在位元線BL下方延伸，如圖5中所示。接觸件分隔圖案141r可包括位於位元線接觸件DCC與節點接墊XP之間的第一絕緣部份141r_1以及位於位元線BL下方的第二絕緣部份141r_2。第一絕緣部份141r_1的高度可小於第二絕緣部份141r_2的高度。接觸件分隔圖案141r可與位元線BL的底表面接觸。
接觸件分隔圖案141r的底表面141r_BS可低於胞元裝置分隔膜102的上表面102_US。在一些示例性實施例中，接觸件分隔圖案141r的底表面141r_BS可與胞元裝置分隔膜102的上表面102_US處於相同的高度。接觸件分隔圖案141r的底表面141r_BS可與胞元閘極絕緣膜107的上表面107_US處於相同的高度，或者低於胞元閘極絕緣膜107的上表面107_US。接觸件分隔圖案141r的底表面141r_BS可與字元線頂蓋圖案110的上表面處於相同的高度，或者低於字元線頂蓋圖案110的上表面。
在位元線BL的側壁及位元線頂蓋膜137的側壁上可設置有位元線間隔件SP。位元線間隔件SP可包括依序設置於位元線BL的側壁及位元線頂蓋膜137的側壁上的間隔件襯墊121、第一間隔件123及第二間隔件125。舉例而言，間隔件襯墊121與第一間隔件123可包含相同的材料，例如氧化矽。在另一實例中，間隔件襯墊121可包含相對於第一間隔件123具有蝕刻選擇性的材料，在此種情形中，間隔件襯墊121及第一間隔件123可分別包含但不限於氮化矽及氧化矽。第二間隔件125可包含相對於第一間隔件123具有蝕刻選擇性的絕緣材料，例如氮化矽。
間隔件襯墊121可包含氧化矽。位元線間隔件SP中的氮化矽的含量越低且位元線間隔件SP中的氧化矽的含量越高，位元線間隔件SP的介電常數越高，此乃因氧化矽具有較氮化矽小的介電常數。由於間隔件襯墊121包含氧化矽，因此可減少位元線BL與儲存接觸件BC之間的干擾。因此，可改善半導體記憶體裝置的可靠性。
間隔件襯墊121被示出為單層膜，但本揭露並不限於此。在其中間隔件襯墊121是多層膜的情形中，間隔件襯墊121可包括延伸至位元線接觸件DCC的上表面DCC_US的附加襯墊。附加襯墊可包含含碳的氧化矽，但本揭露並不限於此。
可藉由位元線接觸件DCC的側壁、接觸件分隔圖案141r的上表面及節點接墊XP的側壁對凹陷區RCS進行界定。間隔件襯墊121可延伸以覆蓋位元線接觸件DCC的側壁、接觸件分隔圖案141r的上表面及節點接墊XP的側壁。隱埋式絕緣圖案127可位於間隔件襯墊121上。隱埋式絕緣圖案127可對凹陷區RCS進行填充。
參照圖4及圖6，第一胞元主動區ACT_1、第二胞元主動區ACT_2及第三胞元主動區ACT_3可在第一方向D1上佈置成列。第一胞元主動區ACT_1可為胞元主動區的第一部份103A。位元線接觸件DCC可覆蓋第一胞元主動區ACT_1的上表面。第二胞元主動區ACT_2可為胞元主動區的第二部份103B。第一節點接墊XP_1可覆蓋第二胞元主動區ACT_2的上表面。第三胞元主動區ACT_3可為胞元主動區的第二部份103B。第二節點接墊XP_2可覆蓋第三胞元主動區ACT_3的上表面。第一節點接墊XP_1及第二節點接墊XP_2可連接至胞元主動區ACT的在第一方向D1上相鄰的第二部份103B。第一節點接墊XP_1可在第一方向D1上與位元線接觸件DCC間隔開。
進一步參照圖6，在一對相鄰的節點接墊XP之間（例如，在第一節點接墊XP_1與第二節點接墊XP_2之間）可插入有接墊分隔圖案145。接墊分隔圖案145可設置於基板100上。接墊分隔圖案145可在第一方向D1上將第一節點接墊XP_1與第二節點接墊XP_2分隔開。接墊分隔圖案145可覆蓋第一節點接墊XP_1的上表面XP_US及第二節點接墊XP_2的上表面XP_US。接墊分隔圖案145可包括位於第一節點接墊XP_1與第二節點接墊XP_2之間的分隔部份145_S。
接墊分隔圖案145的上表面145_US可與位元線接觸件DCC的上表面DCC_US放置於同一平面上。接墊分隔圖案145的上表面145_US可相對於胞元裝置分隔膜102的上表面102_US位於與位元線接觸件DCC的上表面DCC_US相同的高度。接墊分隔圖案145的上表面145_US可相對於胞元裝置分隔膜102的上表面102_US位於與位元線BL的底表面相同的高度。
接墊分隔圖案145可包含絕緣材料，例如氮化矽。接墊分隔圖案145的底表面145_BS可位於與胞元裝置分隔膜102的上表面102_US相同的高度，但本揭露並不限於此。接墊分隔圖案145的底表面145_BS可低於胞元裝置分隔膜102的上表面102_US。
參照圖5，接墊分隔圖案145可設置於位元線BL下方且可與接觸件分隔圖案141r的第二絕緣部份141r_2的側壁、字元線頂蓋圖案110的上表面、胞元閘極絕緣膜107的上表面107_US以及胞元裝置分隔膜102的上表面102_US接觸。接墊分隔圖案145可與位元線BL的底表面接觸。
參照圖6，在第一胞元主動區ACT_1上在位元線接觸件DCC上可設置有第一位元線BL_1。第一位元線BL_1連接至位元線接觸件DCC的上表面DCC_US。與第一位元線BL_1相鄰的第二位元線BL_2可在第一節點接墊XP_1與第二節點接墊XP_2之間位於接墊分隔圖案145上且可在第四方向D4上與接墊分隔圖案145的分隔部份145_S交疊。
進一步參照圖6，在一對相鄰的位元線BL之間（例如，在第一位元線BL_1與第二位元線BL_2之間）可插入有儲存接觸件BC。儲存接觸件BC連接至節點接墊XP。儲存接觸件BC可在第一位元線BL_1與第二位元線BL_2之間設置於儲存接觸件孔洞BCH中。儘管在圖1A及1B中未具體示出，但可在位元線間隔件SP之間設置多個節點分隔圖案147，如圖41及圖42中所示。節點分隔圖案147可在位元線間隔件SP之間佈置成列且可彼此間隔開。節點分隔圖案147可與字元線WL交疊。儲存接觸件孔洞BCH可界定於位元線間隔件SP之間及節點分隔圖案147之間。節點分隔圖案147可包含絕緣材料，例如氮化矽。
儲存接觸件BC可包括接觸件填充膜113及接觸件障壁膜111。接觸件障壁膜111可沿著儲存接觸件孔洞BCH的側壁及底表面延伸。接觸件填充膜113設置於接觸件障壁膜111上。接觸件障壁膜111可包含例如Ti、TiN、TiSiN、Ta、TaN或WN中的至少一者。接觸件填充膜113可包含金屬，例如W、Al、Cu、Co或Mo。
由於儲存接觸件BC包含金屬，因此可在低溫下實行用於形成儲存接觸件BC的金屬沈積製程。因此，可減少或防止由高溫製程引起的任何缺陷。此外，由於低溫製程，可使用氧化矽來形成間隔件襯墊121，且因此可改善位元線間隔件SP的絕緣性質。
接觸件障壁膜111的上表面111_US可與位元線頂蓋膜137的上表面137_US放置於同一平面上。接觸件填充膜113的上表面可與接觸件障壁膜111的上表面111_US放置於同一平面上。
搭接墊LP可設置於儲存接觸件BC上。在圖1所示平面圖中，搭接墊LP可具有島形狀。一個搭接墊LP可被六個搭接墊LP環繞以形成六邊形形狀。搭接墊LP可被佈置成形成蜂窩形狀。
搭接墊LP可與接觸件障壁膜111的上表面111_US、位元線頂蓋膜137的上表面137_US以及接觸件填充膜113的上表面接觸。搭接墊LP可包含金屬，例如W、Al、Cu、Co或Mo，但本揭露並不限於此。
在搭接墊LP之間可設置有搭接墊分隔圖案LPSP。搭接墊分隔圖案LPSP的部份可插入於儲存接觸件BC與位元線間隔件SP之間。因此，搭接墊分隔圖案LPSP的底部可低於位元線間隔件SP的頂部。
搭接墊分隔圖案LPSP可包含絕緣材料，且可因此將搭接墊LP彼此電性隔離。舉例而言，搭接墊分隔圖案LPSP可包括氧化矽膜、氮化矽膜、氮氧化矽膜、碳氧氮化矽膜及/或碳氮化矽膜，但本揭露並不限於此。
資訊儲存單元DSP可設置於搭接墊LP上。資訊儲存單元DSP可連接至搭接墊LP。資訊儲存單元DSP可藉由搭接墊LP連接至儲存接觸件BC。資訊儲存單元DSP可包括例如電容器。資訊儲存單元DSP可包括下部電極191、電容器介電膜192及上部電極193。
下部電極191可設置於搭接墊LP上。下部電極191可具有柱形狀，但本揭露並不限於此。在一些示例性實施例中，下部電極191可具有圓柱形狀。電容器介電膜192設置於下部電極191上。電容器介電膜192可沿著下部電極191的輪廓形成。上部電極193設置於電容器介電膜192上。上部電極193可環繞各下部電極191的外側壁。
下部電極191及上部電極193可包含例如經摻雜半導體材料、導電金屬氮化物（例如，氮化鈦、氮化鉭、氮化鈮或氮化鎢）、金屬（例如，Ru、Ir、Ti或Ta）、或者導電金屬氧化物（例如，氧化銥或氧化鈮），但本揭露並不限於此。
電容器介電膜192可包含例如氧化矽、氮化矽、氮氧化矽、高k材料或其組合中的至少一者。高k材料可為具有較氧化矽大的介電常數的介電材料。電容器介電膜192可具有其中依序堆疊有氧化鋯、氧化鋁及氧化鋯的結構。電容器介電膜192可包括含有鉿（Hf）的介電膜。電容器介電膜192可具有其中堆疊有鐵電材料膜與順電材料膜的結構。
在一些示例性實施例中，資訊儲存單元DSP可包括磁性隧道接面圖案，在此種情形中，半導體記憶體裝置可為磁性隨機存取記憶體（magnetic random-access memory，MRAM）裝置。在一些示例性實施例中，資訊儲存單元DSP可包含相變材料或可變電阻材料，在此種情形中，半導體記憶體裝置可為相變隨機存取記憶體（phase-change random-access memory，PRAM）或電阻式隨機存取記憶體（resistive random-access memory，ReRAM）裝置。
周邊閘極電極215可在周邊區24中設置於基板100上。周邊閘極電極215可設置於由周邊裝置分隔膜101界定的周邊主動區中。
各周邊閘極電極215可包括依序堆疊於基板100上的第一周邊閘極導電膜211與第二周邊閘極導電膜212。第一周邊閘極導電膜211可包含與位元線BL的下部導電線131相同的材料。第二周邊閘極導電膜212可包含與位元線BL的上部導電線132相同的材料。
第一周邊閘極導電膜211可形成於與下部導電線131相同的水準上。第二周邊閘極導電膜212可形成於與上部導電線132相同的水準上。此處，在相同水準上所形成的兩個元件可指示所述兩個元件由相同的製造製程形成。周邊閘極電極215可具有與位元線BL相同的導電膜堆疊結構。
在基板100與周邊閘極電極215之間可設置有周邊閘極絕緣膜210。周邊閘極絕緣膜210可包含例如氧化矽、氮化矽、氮氧化矽或具有較氧化矽大的介電常數的高k材料。
在周邊閘極電極215上可設置有周邊閘極頂蓋膜216。周邊閘極頂蓋膜216可包含例如氮化矽、氮氧化矽、碳氧化矽、碳氧氮化矽或碳氮化矽中的至少一者。
在周邊閘極電極215的側壁、周邊閘極頂蓋膜216的側壁及周邊閘極絕緣膜210的側壁上可設置有周邊閘極間隔件217。周邊閘極間隔件217可包含例如氮化矽、氮氧化矽、碳氧化矽、碳氧氮化矽或碳氮化矽中的至少一者。
在基板100上可設置有第一周邊層間絕緣膜220。第一周邊層間絕緣膜220可設置於各周邊閘極電極215周圍。第一周邊層間絕緣膜220可包含例如氧化物系絕緣材料，但本揭露並不限於此。
在各周邊閘極電極215的兩個側上可設置有周邊接觸插塞240。周邊接觸插塞240可設置於第一周邊層間絕緣膜220中。周邊接觸插塞240可在周邊區24中連接至基板100。周邊接觸插塞260可包含與搭接墊LP相同的材料，但本揭露並不限於此。舉例而言，周邊接觸插塞240的上表面可與搭接墊LP的上表面放置於同一平面上，但本揭露並不限於此。
在第一周邊層間絕緣膜220上可設置有第二周邊層間絕緣膜230。儘管未具體示出，但第二周邊層間絕緣膜230可覆蓋資訊儲存單元DSP的側壁。第二周邊層間絕緣膜230可包含絕緣材料。
圖8是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。為了方便起見，下文將闡述圖8所示半導體記憶體裝置，主要集中於與圖1至圖7所示半導體記憶體裝置的差異上。
參照圖8，在根據一些示例性實施例的半導體記憶體裝置中，位元線接觸件DCC可更包括接觸件半導體圖案154，且節點接墊XP可更包括節點半導體圖案164。
接觸件半導體圖案154可設置於基板100與接觸件矽化物圖案151之間。節點半導體圖案164可設置於基板100與節點矽化物圖案161之間。接觸件半導體圖案154及節點半導體圖案164亦可設置於胞元裝置分隔膜102的上表面102_US上。
接觸件半導體圖案154及節點半導體圖案164可包含多晶矽。舉例而言，接觸件半導體圖案154及節點半導體圖案164可為多晶矽圖案。
圖9及圖10分別是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。為了方便起見，下文將闡述圖9及圖10所示半導體記憶體裝置，主要集中於與圖1至圖7所示半導體記憶體裝置的差異上。
參照圖9及圖10，在根據一些示例性實施例的半導體記憶體裝置中，各位元線接觸件DCC可包括依序堆疊的接觸件石墨烯圖案155與接觸件Ru圖案153，且各節點接墊XP可包括依序堆疊的接墊石墨烯圖案165與接墊Ru圖案163。
在基板100與接觸件Ru圖案153之間可設置有接觸件石墨烯圖案155。在基板100與接墊Ru圖案163之間可設置有節點半導體圖案164。
接觸件石墨烯圖案155及接墊石墨烯圖案165可包含石墨烯。接觸件石墨烯圖案155及接墊石墨烯圖案165可為石墨烯圖案。
舉例而言，接觸件石墨烯圖案155及接墊石墨烯圖案165中的所包含的石墨烯可包含經摻雜的金屬。經摻雜的金屬可包括例如一或多種過渡金屬，例如Ti、V、Ta、Hf、Zr、W、Mo、Ru、Co及/或Ni，但本揭露並不限於此。由於石墨烯摻雜有金屬，因此不僅在水平方向上，而且在作為垂直方向的第四方向D4上，石墨烯的電阻亦可降低，且石墨烯的膜之間的結合能（bonding energy）可提高。以此種方式，可厚地形成接觸件石墨烯圖案155及接墊石墨烯圖案165。在另一實例中，石墨烯可不包含經摻雜的金屬。
參照圖9，接觸件石墨烯圖案155及接墊石墨烯圖案165可僅形成於基板100的位於胞元主動區（ACT_1、ACT_2及ACT_3）中的部份上。參照圖10，接觸件石墨烯圖案155的部份及/或接墊石墨烯圖案165的部份可沿著胞元裝置分隔膜102的上表面102_US延伸。
下文將使用圖9所示半導體記憶體裝置的接觸件石墨烯圖案155及接墊石墨烯圖案165來闡述根據本揭露一些示例性實施例的半導體記憶體裝置。
圖11是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。圖12是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。為了方便起見，下文將闡述圖11及圖12所示半導體記憶體裝置，主要集中於與圖9及圖10所示半導體記憶體裝置的差異上。
參照圖11及圖12，在根據一些示例性實施例的半導體記憶體裝置中，位元線接觸件DCC可更包括接觸件矽化物圖案151，且節點接墊XP可更包括節點矽化物圖案161。
接觸件矽化物圖案151可設置於基板100與接觸件石墨烯圖案155之間。節點矽化物圖案161可設置於基板100與節點石墨烯圖案165之間。
參照圖11，接觸件矽化物圖案151及節點矽化物圖案161可與基板100直接接觸。
參照圖12，位元線接觸件DCC可更包括設置於基板100與接觸件矽化物圖案151之間的接觸件半導體圖案154，且節點接墊XP可更包括設置於基板100與節點矽化物圖案161之間的節點半導體圖案164。
圖13是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。為了方便起見，下文將闡述圖13所示半導體記憶體裝置，主要集中於與圖1至圖7所示半導體記憶體裝置的差異上。
參照圖13，在根據一些示例性實施例的半導體記憶體裝置中，各周邊閘極電極215可更包括位於周邊閘極絕緣膜210與第一周邊閘極導電膜211之間的第三周邊閘極導電膜213。
第三周邊閘極導電膜213可具有帶有與位元線接觸件DCC及節點接墊XP相同的導電膜的堆疊。第三周邊閘極導電膜213可具有與位元線接觸件DCC及節點接墊XP相同的導電膜堆疊結構。
圖14至圖42示出根據本揭露一些示例性實施例的製作半導體記憶體裝置的方法。圖15A是沿著圖14所示線A-A截取的剖視圖，且圖15B是沿著圖14所示線B-B截取的剖視圖。
參照圖14及圖15B，可在基板100中形成胞元裝置分隔膜102。由於胞元裝置分隔膜102，因此可在基板100中對胞元主動區ACT進行界定。
可形成在第一方向D1上延伸的字元線溝渠WL_TR。字元線溝渠WL_TR可跨越胞元主動區ACT及胞元裝置分隔膜102延伸。字元線溝渠WL_TR可將各胞元主動區ACT劃分成三個部份。字元線溝渠WL_TR可將各胞元主動區ACT劃分成第一部份103A及第二部份103B。
可沿著字元線溝渠WL_TR的輪廓形成胞元閘極絕緣膜107。可在胞元閘極絕緣膜107上形成閘極導電膜。可藉由對閘極導電膜的部份進行回蝕而在胞元閘極絕緣膜107上形成字元線WL。字元線WL可跨越胞元主動區ACT延伸。可在字元線WL上形成對字元線溝渠WL_TR的尚未被填充的部份進行填充的字元線頂蓋圖案110。
參照圖16至圖17C，可在基板100上形成堆疊導電膜150P。堆疊導電膜150P可覆蓋基板100。
參照圖17C，圖17C是圖17A所示部份Q的放大剖視圖，堆疊導電膜150P可包括依序堆疊的矽化物膜151P、障壁膜152P及Ru膜153P。圖17C示出與圖6中所示的導電膜堆疊結構對應的導電膜堆疊結構。
可對堆疊導電膜150P的導電膜堆疊結構進行修改以達成圖8至圖12所示各半導體記憶體裝置的位元線接觸件DCC與節點接墊XP的導電膜堆疊結構。
可在堆疊導電膜150P上形成第一罩幕圖案50。第一罩幕圖案50可包含例如氮化矽，但本揭露並不限於此。
第一罩幕圖案50可包括多個第一開口TH1。第一開口TH1可在第四方向D4上與胞元主動區ACT的第一部份103A交疊。
參照圖18至圖19B，可在堆疊導電膜150P上形成罩幕間隔件52。可沿著第一開口TH1的側壁形成罩幕間隔件52。在其中第一開口TH1具有圓形形狀的情形中，罩幕間隔件52可在平面圖中具有環形狀或圓環形狀。
可在第一罩幕圖案50上形成間隔件膜。可沿著第一罩幕圖案50的上表面、第一開口TH1的側壁以及堆疊導電膜150P的與第一開口TH1交疊的部份形成間隔件膜。可藉由對間隔件膜進行回蝕而在堆疊導電膜150P上形成罩幕間隔件52。
罩幕間隔件52可包含相對於第一罩幕圖案50具有蝕刻選擇性的材料。在其中第一罩幕圖案50包含氮化矽的情形中，罩幕間隔件52可包含相對於氮化矽具有蝕刻選擇性的材料。舉例而言，罩幕間隔件52可包含TiN或氧化鈦（TiO 2），但本揭露並不限於此。
可在堆疊導電膜150P上形成第二罩幕圖案54。第二罩幕圖案54可對第一開口TH1的未被罩幕間隔件52填充的部份進行填充。第二罩幕圖案54可被設置成在第四方向D4上與胞元主動區ACT的第一部份103A交疊。第二罩幕圖案54可包含例如氧化矽，但本揭露並不限於此。
參照圖20及圖21B，可藉由移除罩幕間隔件52而在第一罩幕圖案50與第二罩幕圖案54之間形成第二開口TH2。
此後，可使用第一罩幕圖案50及第二罩幕圖案54移除堆疊導電膜150P的與第二開口TH2交疊的部份。第二開口TH2可延伸至胞元裝置分隔膜102的上表面。
由於第二開口TH2的存在，因此可將堆疊導電膜150P分隔成第一導電圖案150PA及第二導電圖案150PB。第一導電圖案150PA可在第四方向D4上與第二罩幕圖案54交疊。第二導電圖案150PB可在第四方向D4上與第一罩幕圖案50交疊。
第一導電圖案150PA可在平面圖中具有圓形形狀或橢圓形狀。第一導電圖案150PA可與胞元主動區ACT的第一部份103A交疊。第二導電圖案150PB可覆蓋每兩個相鄰的胞元主動區ACT的第二部份103B。第二導電圖案150PB可在平面圖中具有網形狀。
第二開口TH2可具有圓環形狀，如圖20中所示。可藉由蝕刻製程局部地移除胞元裝置分隔膜102的上部部分、胞元閘極絕緣膜107的上部部分及字元線頂蓋圖案110的上部部分，但本揭露並不限於此。
可使用含氧的蝕刻氣體來移除堆疊導電膜150P的Ru膜153P。蝕刻氣體可對第一罩幕圖案50及第二罩幕圖案54具有高的蝕刻選擇性。亦即，在移除Ru膜153P期間，可不移除或者僅稍微移除第一罩幕圖案50及第二罩幕圖案54。
由於第一罩幕圖案50的材料與第二罩幕圖案54的材料之間的差異，因此在第一導電圖案150PA及第二導電圖案150PB的形成期間，第二罩幕圖案54的上表面可變得低於第一罩幕圖案50的上表面。
參照圖22至圖23B，可在基板100上形成對第二開口TH2進行填充的頂蓋罩幕圖案56。
頂蓋罩幕圖案56可覆蓋第二罩幕圖案54的上表面。可將頂蓋罩幕圖案56的上表面與第一罩幕圖案50的上表面放置於同一平面上。頂蓋罩幕圖案56可包含例如氧化矽，但本揭露並不限於此。
參照圖24至圖25B，可藉由移除第一罩幕圖案50而暴露出第二導電圖案150PB。
可藉由移除第二導電圖案150PB的部份而形成第三導電圖案150PC。可藉由移除第二導電圖案150PB的上部部分而形成第三導電圖案150PC。換言之，隨著第二導電圖案150PB的厚度減小，可形成第三導電圖案150PC。在第三導電圖案150PC的形成期間，頂蓋罩幕圖案56可保護第一導電圖案150PA。
自胞元裝置分隔膜102的上表面至第一導電圖案150PA的上表面的高度H1可大於自胞元裝置分隔膜102的上表面至第三導電圖案150PC的上表面的高度H2。
參照圖26至圖27B，可在頂蓋罩幕圖案56及第三導電圖案150PC上形成第三罩幕圖案58。第三罩幕圖案58可包含例如旋塗硬罩幕（spin-on-hard mask，SOH）材料、非晶碳層（amorphous carbon layer，ACL）、氮化矽、氮氧化矽或光阻。
第三罩幕圖案58可在第一方向D1及第二方向D2上以二維方式佈置。第三罩幕圖案58可在字元線WL之間且在胞元裝置分隔膜102上位於基板100上。兩個相鄰的第三罩幕圖案58可與一個頂蓋罩幕圖案56交疊。第三導電圖案150PC及頂蓋罩幕圖案56可暴露於第三罩幕圖案58之間。
可藉由例如以下等各種圖案化製程形成第三罩幕圖案58：雙圖案化技術（double patterning technology，DPT）、四圖案化技術（quadruple patterning technology，QPD）或微影-蝕刻、微影-蝕刻（litho-etch, litho-etch，LELE）製程。在形成第三罩幕圖案58期間，可移除頂蓋罩幕圖案56的部份，但本揭露並不限於此。在一些示例性實施例中，在形成第三罩幕圖案58期間，可不移除頂蓋罩幕圖案56。在一些示例性實施例中，在第三罩幕圖案58的形成期間，可不僅移除頂蓋罩幕圖案56，而且移除第二罩幕圖案54的部份。
參照圖28至圖29B，可藉由使用第三罩幕圖案58作為罩幕對第三導電圖案150PC進行蝕刻而形成彼此間隔開的節點接墊XP。可在節點接墊XP之間形成接墊分隔空間65。節點接墊XP可與胞元主動區ACT的第二部份103B交疊。
可藉由接墊分隔空間65暴露出胞元裝置分隔膜102。頂蓋罩幕圖案56及第二罩幕圖案54可阻擋或防止第一導電圖案150PA被蝕刻且可保護第一導電圖案150PA。
參照圖30至圖31B，可藉由移除第三罩幕圖案58而暴露出節點接墊XP的上表面。
可在基板100上形成接墊分隔膜。接墊分隔膜可對接墊分隔空間65進行填充且可覆蓋節點接墊XP的上表面。可藉由化學機械研磨（chemical mechanical polishing，CMP）而局部地移除接墊分隔膜、頂蓋罩幕圖案56及第二罩幕圖案54。因此，可暴露出第一導電圖案150PA的上表面，且同時，可沿著第一導電圖案150PA的側壁形成接觸件分隔圖案141r。接觸件分隔圖案141r可為頂蓋罩幕圖案56的部份。接觸件分隔圖案141r可在平面圖中具有圓環形狀。
可在節點接墊XP之間形成接墊分隔圖案145。接墊分隔圖案145可對接墊分隔空間65進行填充且可覆蓋節點接墊XP的上表面。接墊分隔圖案145可為接墊分隔膜的部份。接墊分隔圖案145可包含例如氮化矽，但本揭露並不限於此。
可將接墊分隔圖案145的上表面與第一導電圖案150PA的上表面及接觸件分隔圖案141r的上表面放置於同一平面上。
參照圖32至圖33B，可在第一導電圖案150PA、接觸件分隔圖案141r及接墊分隔圖案145上形成位元線BL及位元線頂蓋膜137。
可在第一導電圖案150PA、接觸件分隔圖案141r及接墊分隔圖案145上依序形成下部導電膜及上部導電膜。位元線頂蓋膜137可形成於上部導電膜上。可藉由使用位元線頂蓋膜137作為罩幕對下部導電膜及上部導電膜進行蝕刻而形成位元線BL。
參照圖32、圖34A及圖34B，可藉由使用位元線頂蓋膜137及位元線BL作為蝕刻罩幕對在第一方向D1上突出超過位元線頂蓋膜137的第一導電圖案150PA進行蝕刻而形成位元線接觸件DCC。
甚至亦可對不與位元線頂蓋膜137交疊的接觸件分隔圖案141r進行蝕刻，使得可移除接觸件分隔圖案141r的上部部分。此外，可在位元線接觸件DCC的側上形成凹陷區RCS。由於凹陷區RCS的存在，可暴露出節點接墊XP的側壁及接墊分隔圖案145的側壁。
參照圖35及圖36，可在基板100上形成間隔件襯墊121。
可在間隔件襯墊121上形成隱埋式絕緣膜。隱埋式絕緣膜可對凹陷區RCS進行填充。可藉由對隱埋式絕緣膜進行回蝕而在凹陷區RCS中形成隱埋式絕緣圖案127。在形成隱埋式絕緣圖案127的同時，可暴露出接墊分隔圖案145的上表面。
參照圖37及圖38，可形成覆蓋間隔件襯墊121的側壁的第一間隔件123。另外，可形成覆蓋第一間隔件123的側壁的第二間隔件125。因此，可在位元線BL的側壁上形成位元線間隔件SP。
在形成第二間隔件125期間，可局部地移除隱埋式絕緣圖案127及接墊分隔圖案145，使得可局部地暴露出節點接墊XP。
在一些示例性實施例中，在形成第二間隔件125期間，可局部地對隱埋式絕緣圖案127及接墊分隔圖案145進行蝕刻，但可不暴露出節點接墊XP。
在一些示例性實施例中，在第二間隔件125的形成期間，可不對隱埋式絕緣圖案127及接墊分隔圖案145進行蝕刻。
參照圖39及圖40，可在基板100上形成對位元線BL之間的間隙進行填充的犧牲隱埋式膜。可藉由對犧牲隱埋式膜進行回蝕及圖案化而在位元線BL之間形成犧牲隱埋式圖案146。犧牲隱埋式圖案146可包含例如氧化物系絕緣材料。
可在位元線BL之間及犧牲隱埋式圖案146之間形成節點分隔孔洞147H。犧牲隱埋式圖案146可與節點接墊XP交疊。可在基板100上形成對節點分隔孔洞147H進行填充的節點分隔圖案147。節點分隔圖案147可包含例如氮化矽。
參照圖41及圖42，可藉由移除犧牲隱埋式圖案146而形成儲存接觸件孔洞BCH。儲存接觸件孔洞BCH可暴露出節點接墊XP。
參照圖37及圖38，在其中未暴露出節點接墊XP的情形中，可在移除犧牲隱埋式圖案146之後局部地對隱埋式絕緣圖案127及接墊分隔圖案145進行蝕刻。因此，可暴露出節點接墊XP。
再次參照圖1及圖4，可形成對儲存接觸件孔洞BCH進行填充的儲存接觸件BC。
此後，可藉由在儲存接觸件BC及位元線頂蓋膜137上堆疊導電膜且對導電膜進行蝕刻而形成搭接墊LP。可在搭接墊LP之間形成搭接墊分隔溝渠。可藉由使用絕緣膜對搭接墊分隔溝渠進行填充而形成搭接墊分隔圖案LPSP。
圖43是根據本揭露一些示例性實施例的半導體記憶體裝置的胞元區的平面圖。
參照圖43，位元線接觸件DCC可在平面圖中具有類似矩形的形狀。各位元線接觸件DCC的兩個相對的側壁（在第一方向D1上）可向內凹陷。各位元線接觸件DCC可具有在第一方向D1上彼此相對的一對凹形側壁。
在平面圖中，節點接墊XP的面對位元線接觸件DCC的側壁可朝向位元線接觸件DCC突出。節點接墊XP的面對位元線接觸件DCC的側壁可為凸出彎曲的。
圖44是示出如何制作圖43所示半導體記憶體裝置的平面圖。
參照圖44，可將第一罩幕圖案50形成為彼此間隔開的島，而非形成為網。
第一罩幕圖案50可暴露出堆疊導電膜150P的上表面的與胞元主動區ACT的第一部份103A交疊的部份。堆疊導電膜150P的上表面的被第一罩幕圖案50暴露的部份可形成網形狀。後續製程可與以上參照圖18至圖42闡述的其各自的相應製程相同或相似。
在總結詳細說明時，熟習此項技術者將理解，可在實質上不背離本發明概念的原理的條件下對一些示例性實施例進行許多變化及修改。因此，所揭露的本發明的示例性實施例僅在一般及闡述性的意義上使用，而非出於限制目的。
20:胞元區 22:胞元區分隔膜 24:周邊區 50:第一罩幕圖案 52:罩幕間隔件 54:第二罩幕圖案 56:頂蓋罩幕圖案 58:第三罩幕圖案 65:接墊分隔空間 100:基板 100_US、102_US、107_US、111_US、137_US、145_US、DCC_US、WL_US、XP_US:上表面 101:周邊裝置分隔膜 102:胞元裝置分隔膜 103A:第一部份 103B:第二部份 107:胞元閘極絕緣膜 110:字元線頂蓋圖案 111:接觸件障壁膜 113:接觸件填充膜 121:間隔件襯墊 123:第一間隔件 125:第二間隔件 127:隱埋式絕緣圖案 131:下部導電線 132:上部導電線 137:位元線頂蓋膜 141r:接觸件分隔圖案 141r_1:第一絕緣部份 141r_2:第二絕緣部份 141r_BS、145_BS、DCC_BS、XP_BS:底表面 145:接墊分隔圖案 145_S:分隔部份 146:犧牲隱埋式圖案 147:節點分隔圖案 147H:節點分隔孔洞 150P:堆疊導電膜 150PA:第一導電圖案 150PB:第二導電圖案 150PC:第三導電圖案 151:接觸件矽化物圖案 151P:矽化物膜 152:接觸件障壁圖案 152P:障壁膜 153:接觸件Ru圖案 153P:Ru膜 154:接觸件半導體圖案 155:接觸件石墨烯圖案 161:接墊矽化物圖案/節點矽化物圖案 162:接墊障壁圖案 163:接墊Ru圖案 164:節點半導體圖案 165:接墊石墨烯圖案/節點石墨烯圖案 191:下部電極 192:電容器介電膜 193:上部電極 210:周邊閘極絕緣膜 211:第一周邊閘極導電膜 212:第二周邊閘極導電膜 215:周邊閘極電極 216:周邊閘極頂蓋膜 217:周邊閘極間隔件 220:第一周邊層間絕緣膜 230:第二周邊層間絕緣膜 240:周邊接觸插塞 A-A、B-B、C-C:線 ACT:胞元主動區/主動區 ACT_1:第一胞元主動區 ACT_2:第二胞元主動區 ACT_3:第三胞元主動區 BC:儲存接觸件 BCH:儲存接觸件孔洞 BL:位元線 BL_1:第一位元線 BL_2:第二位元線 D1:第一方向 D2:第二方向 D3:第三方向 D4:第四方向 DCC:位元線接觸件 H1、H2:高度 DSP:資訊儲存單元 LP:搭接墊 LPSP:搭接墊分隔圖案 P、Q:部份 RCS:凹陷區 SP:位元線間隔件 TH1:第一開口 TH2:第二開口 W1:第一寬度/寬度 W2:第二寬度/寬度 WL:字元線 WL_TR:字元線溝渠 XP:節點接墊 XP_1:第一節點接墊 XP_2:第二節點接墊
藉由參照附圖詳細闡述本揭露的一些示例性實施例，本揭露的上述及其他示例性實施例及特徵將變得更加顯而易見，在附圖中： 圖1是根據本揭露一些示例性實施例的半導體記憶體裝置的胞元區的平面圖。 圖2是包括圖1所示胞元區的半導體記憶體裝置的佈局圖。 圖3是僅示出圖1所示字元線及主動區的平面圖。 圖4及圖5是分別沿著圖1所示線A-A及B-B截取的剖視圖。 圖6是圖4所示部份P的放大剖視圖。 圖7是沿著圖2所示線C-C截取的剖視圖。 圖8是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。 圖9及圖10分別是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。 圖11是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。 圖12是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。 圖13是根據本揭露一些示例性實施例的半導體記憶體裝置的剖視圖。 圖14至圖42示出根據本揭露一些實施例的製作半導體記憶體裝置的方法。 圖43是根據本揭露一些示例性實施例的半導體記憶體裝置的胞元區的平面圖。 圖44是示出如何制作圖43所示半導體記憶體裝置的平面圖。
100:基板
102:胞元裝置分隔膜
102_US、145_US、DCC_US、XP_US:上表面
111:接觸件障壁膜
113:接觸件填充膜
121:間隔件襯墊
123:第一間隔件
125:第二間隔件
127:隱埋式絕緣圖案
131:下部導電線
132:上部導電線
141r_1:第一絕緣部份
141r_BS、145_BS、DCC_BS、XP_BS:底表面
145:接墊分隔圖案
145_S:分隔部份
151:接觸件矽化物圖案
152:接觸件障壁圖案
153:接觸件Ru圖案
161:接墊矽化物圖案/節點矽化物圖案
162:接墊障壁圖案
163:接墊Ru圖案
ACT_1:第一胞元主動區
ACT_2:第二胞元主動區
ACT_3:第三胞元主動區
BC:儲存接觸件
BCH:儲存接觸件孔洞
BL_1:第一位元線
BL_2:第二位元線
D1:第一方向
D4:第四方向
DCC:位元線接觸件
H1、H2:高度
P:部份
RCS:凹陷區
SP:位元線間隔件
W1:第一寬度/寬度
W2:第二寬度/寬度
XP_1:第一節點接墊
XP_2:第二節點接墊

Claims (20)

  1. 一種半導體記憶體裝置，包括：基板，包括由裝置分隔膜界定的主動區，所述主動區包括第一部份及第二部份，所述第二部份分別位於所述第一部份的兩個相對的側上；位元線，位於所述基板上且跨越所述主動區延伸；以及位元線接觸件，位於所述基板與所述位元線之間且連接至所述主動區的所述第一部份，其中所述位元線接觸件包括第一釕圖案，其中所述第一釕圖案包括釕，且所述第一釕圖案的上表面的寬度小於所述第一釕圖案的底表面的寬度。
  2. 如請求項1所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述第一釕圖案與所述基板之間的石墨烯圖案。
  3. 如請求項2所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述石墨烯圖案與所述基板之間的矽化物圖案。
  4. 如請求項3所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述基板與所述矽化物圖案之間的多晶矽圖案。
  5. 如請求項2所述的半導體記憶體裝置，其中所述石 墨烯圖案的一部份沿著所述裝置分隔膜的上表面延伸。
  6. 如請求項1所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述第一釕圖案與所述基板之間的導電障壁膜及矽化物圖案，且所述導電障壁膜位於所述矽化物圖案與所述第一釕圖案之間。
  7. 如請求項6所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述基板與所述矽化物圖案之間的多晶矽圖案。
  8. 如請求項1所述的半導體記憶體裝置，更包括：節點接墊，位於所述基板上且連接至所述主動區的所述第二部份中的對應一者，其中所述節點接墊包括第二釕圖案，且所述節點接墊的上表面低於所述位元線接觸件的上表面。
  9. 如請求項8所述的半導體記憶體裝置，其中所述節點接墊具有與所述位元線接觸件相同的堆疊結構。
  10. 如請求項8所述的半導體記憶體裝置，更包括：接墊分隔圖案，位於所述基板上且覆蓋所述節點接墊的所述上表面。
  11. 如請求項10所述的半導體記憶體裝置，其中所述接墊分隔圖案的上表面與所述位元線接觸件的所述上表面位於同一平面上。
  12. 如請求項8所述的半導體記憶體裝置，更包括：接觸件分隔圖案，位於所述節點接墊與所述位元線接觸件之間。
  13. 一種半導體記憶體裝置，包括：基板，包括由裝置分隔膜界定的主動區，所述主動區包括第一部份及第二部份，所述第二部份分別位於所述第一部份的兩個相對的側上；第一節點接墊及第二節點接墊，分別連接至所述主動區的在第一方向上相鄰的所述第二部份；接墊分隔圖案，位於所述基板上且將所述第一節點接墊與所述第二節點接墊分隔開，所述接墊分隔圖案覆蓋所述第一節點接墊的上表面及所述第二節點接墊的上表面；位元線接觸件，位於所述基板上且在所述第一方向上與所述第一節點接墊間隔開，且所述位元線接觸件連接至所述主動區的所述第一部份；第一位元線，位於所述接墊分隔圖案上且在第二方向上延伸，所述第二方向不同於所述第一方向；以及第二位元線，連接至所述位元線接觸件的上表面且在所述第一方向上與所述第一位元線間隔開，其中所述位元線接觸件、所述第一節點接墊及所述第二節點接墊中的每一者包括釕圖案，其中所述釕圖案包括釕。
  14. 如請求項13所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述釕圖案與所述基板之間的石墨烯圖案。
  15. 如請求項13所述的半導體記憶體裝置，其中所述位元線接觸件更包括位於所述釕圖案與所述基板之間的導電障壁膜及矽化物圖案，且所述導電障壁膜位於所述矽化物圖案與所述釕圖案之間。
  16. 如請求項13所述的半導體記憶體裝置，其中所述第一節點接墊及所述第二節點接墊具有與所述位元線接觸件相同的堆疊結構。
  17. 如請求項13所述的半導體記憶體裝置，其中所述接墊分隔圖案的上表面與所述位元線接觸件的所述上表面位於同一平面上。
  18. 如請求項13所述的半導體記憶體裝置，其中在平面圖中，所述位元線接觸件具有圓形形狀或橢圓形形狀或者具有凹形側壁。
  19. 一種半導體記憶體裝置，包括：基板，包括由裝置分隔膜界定的主動區，所述主動區包括第一部份及第二部份，所述第二部份分別位於所述第一部份的兩個相對的側上；字元線，在所述主動區的所述第一部份與所述第二部份中的對應一者之間在第一方向上延伸，所述字元線位於所述基板及所 述裝置分隔膜中；位元線接觸件，連接至所述主動區的所述第一部份；節點接墊，連接至所述主動區的所述第二部份；位元線，位於所述位元線接觸件上，連接至所述位元線接觸件，且所述位元線在第二方向上延伸，所述第二方向不同於所述第一方向；儲存接觸件，連接至所述節點接墊；以及電容器，連接至所述儲存接觸件，其中所述位元線接觸件具有與所述節點接墊相同的堆疊結構，所述位元線接觸件及所述節點接墊中的每一者包括釕圖案，其中所述釕圖案包括釕，且所述節點接墊的上表面低於所述位元線接觸件的上表面。
  20. 如請求項19所述的半導體記憶體裝置，其中所述位元線包括釕線。
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