KR20170003830A - 에어갭을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 반도체장치는 제1표면과 제2표면을 갖는 기판; 상기 제1표면을 노출시킨 제1오픈부를 갖는 층간절연층; 상기 제1오픈부 내에 위치하며 상기 제1오픈부의 측벽으로부터 한 쌍의 갭에 의해 고립된 제1플러그; 상기 제1플러그를 커버링하면서 어느 한 방향으로 연장된 비트라인; 상기 제1플러그에 이웃하는 하부 및 상기 비트라인에 이웃하는 상부를 포함하여 상기 제2표면에 접속된 제2플러그; 상기 제1플러그와 제2플러그의 하부 사이에 위치하는 제1에어갭; 및 상기 비트라인과 제2플러그의 상부 사이에 위치하며 상기 제1에어갭보다 폭이 큰 제2에어갭을 포함할 수 있다.

Description

에어갭을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 에어갭을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질(Dielectric material)이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들간의 거리가 점점 가까워지고 있다. 이로 인해, 기생캐패시턴스(Parasitic capacitance)가 증가되고 있다. 기생캐패시턴스가 증가됨에 따라 반도체장치의 성능(Performance)이 저하된다.
기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 여전히 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예들은 이웃한 도전구조물들간의 기생캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 제1표면과 제2표면을 갖는 기판; 상기 제1표면을 노출시킨 제1오픈부를 갖는 층간절연층; 상기 제1오픈부 내에 위치하며 상기 제1오픈부의 측벽으로부터 한 쌍의 갭에 의해 고립된 제1플러그; 상기 제1플러그를 커버링하면서 어느 한 방향으로 연장된 비트라인; 상기 제1플러그에 이웃하는 하부 및 상기 비트라인에 이웃하는 상부를 포함하여 상기 제2표면에 접속된 제2플러그; 상기 제1플러그와 제2플러그의 하부 사이에 위치하는 제1에어갭; 및 상기 비트라인과 제2플러그의 상부 사이에 위치하며 상기 제1에어갭보다 폭이 큰 제2에어갭을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판 상에 제1플러그 및 상기 제1플러그 상의 도전라인을 포함하는 도전구조물을 형성하는 단계; 상기 제1플러그의 양측벽에 제1두께를 갖는 희생라이너를 포함하는 절연플러그를 형성하는 단계; 상기 도전라인의 양측벽에 제2두께를 갖는 희생스페이서를 포함하는 스페이서를 형성하는 단계; 상기 희생스페이서를 제거하여 상기 도전라인의 양측벽에 위치하는 제1에어갭을 형성하는 단계; 및 상기 희생라이너의 일부를 제거하여 상기 제1플러그의 양측벽에 위치하는 제2에어갭을 형성하는 단계를 포함할 수 있다.
본 기술은 비트라인과 스토리지노드콘택플러그 사이에 에어갭을 형성함과 동시에 비트라인콘택플러그와 스토리지노드콘택플러그 사이에 에어갭을 형성하므로써, 기생캐패시턴스를 감소시킨다. 이에 따라, 메모리셀의 동작속도를 향상시킬 수 있다.
또한, 본 기술은 서로 다른 두께를 갖고, 불연속되는 서로 다른 희생물질을 제거하여 각각 라인형 에어갭과 플러그형 에어갭을 형성하므로, 주변물질의 어택없이 에어갭의 크기를 충분히 확보할 수 있다.
또한, 본 기술은 고집적화에 대응하여 플러그형 에어갭의 크기가 작아지더라도, 라인형 에어갭의 크기를 충분히 증가시킬 수 있으므로, 에어갭의 총 크기를 용이하게 제어할 수 있다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다.
도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 2b는 도 2a의 C-C'선에 따른 라인형 에어갭을 확대한 평면도이다.
도 2c는 도 2a의 D-D'선에 따른 플러그형 에어갭을 확대한 평면도이다.
도 2d는 라인형 에어갭과 플러그형 에어갭의 폭을 비교한 도면이다.
도 3a 내지 도 3i는 비트라인 제조 파트를 설명하기 위한 도면이다.
도 4a 내지 도 4m은 스토리지노드콘택플러그 제조 파트를 설명하기 위한 도면이다.
도 5a 내지 도 5d는 에어갭 제조 파트를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 본 실시예에 따른 반도체장치를 도시한 평면도이다. 도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 도 2b는 도 2a의 C-C'선에 따른 라인형 에어갭을 확대한 평면도이다. 도 2c는 도 2a의 D-D'선에 따른 플러그형 에어갭을 확대한 평면도이다. 도 2d는 라인형 에어갭과 플러그형 에어갭의 폭을 비교한 도면이다.
반도체장치(100)는 복수의 매립워드라인(Buried wordline, 107), 복수의 비트라인(Bitline, 112) 및 메모리요소(125)를 포함한다. 매립워드라인(107)은 기판(101) 내에 형성된다. 매립워드라인(107)은 제1방향(X 방향)으로 연장될 수 있다. 비트라인(112)은 기판(101) 상부에 형성된다. 매립워드라인(107)과 비트라인(112)은 교차하는 방향을 갖고 배열된다. 비트라인(112)은 제2방향(Y 방향)으로 연장될 수 있다. 비트라인(112)과 기판(101) 사이에 제1플러그(111)가 형성된다. 메모리요소(125)와 기판(101) 사이에 제2플러그(118), 배리어(119), 제3플러그(120) 및 패드(121)의 적층구조가 형성된다. 제2플러그(118)는 이웃하는 비트라인(112) 사이에 위치한다. 제2플러그(118)는 비트라인과 이웃하는 상부(118U)와 제1플러그(111)에 이웃하는 하부(118L)를 포함할 수 있다. 제2플러그(118)는 이웃하는 비트라인(112) 사이에 위치할 수 있고, 아울러, 플러그분리층(122) 사이에 위치할 수 있다. 비트라인(112)의 측벽에 제1스페이서(117)가 형성될 수 있다. 제1스페이서(117)에 이웃하여 제2스페이서(124)가 형성된다. 제1스페이서(117)는 비트라인(117)의 측벽에 평행하는 라인 형상(line-shape)이다. 제2스페이서(124)는 제2플러그(118)를 에워싸는 서라운딩 형상(surrounding-shape)이다.
제1플러그(111)와 제2플러그(118) 사이 및 비트라인(112)과 제2플러그(118) 사이에 에어갭(AG)이 위치할 수 있다. 에어갭(AG)은 서로 다른 크기의 제1에어갭(AL)과 제2에어갭(AP)을 포함할 수 있다. 즉, 에어갭(AG)은 더블 에어갭(Double aig gap) 구조일 수 있다. 제1에어갭(AL)과 제2에어갭(AP)의 크기 차이는 폭(width) 차이를 지칭할 수 있다. 제1에어갭(AL)은 제1폭(W1)을 갖고, 제2에어갭(AP)은 제1폭보다 작은 제2폭(W2)을 가질 수 있다(도 2d 참조). 이하, 설명의 편의를 위해 제1에어갭(AL)은 '라인형 에어갭(Line-shaped air gap; AL)'이라고 지칭한다. 제2에어갭(AP)은 '플러그형 에어갭(Plug-shaped air gap; AP)'이라고 지칭한다. 비트라인(112)과 제2플러그(118)의 상부(118U) 사이에 라인형 에어갭(AL)이 형성된다. 제1플러그(111)와 제2플러그(118)의 하부(118L) 사이에 플러그형 에어갭(AP)이 형성된다. 플러그형 에어갭(AP)은 제1플러그(111)의 양측벽에 위치한다. 제1스페이서(117)는 비트라인(112)의 양측벽에 형성되면서 제1플러그(111)의 양측벽까지 연장된다.
반도체장치(100)를 자세히 살펴보기로 한다.
기판(101)에 소자분리층(103)이 형성된다. 소자분리층(103)은 분리트렌치(102)에 형성된다. 소자분리층(103)에 의해 복수의 활성영역(Active region, 104)이 정의된다.
활성영역(104)과 소자분리층(103)을 가로지르는 게이트트렌치(Gate trench, 105)가 형성된다. 게이트트렌치(105)의 표면 상에 게이트절연층(Gate dielectric, 106)이 형성된다. 게이트절연층(106) 상에 게이트트렌치(106)를 부분적으로 매립하는 매립워드라인(Buried word line, 107)이 형성된다. 매립워드라인(107) 상에 실링층(Sealing layer, 108)이 형성된다. 활성영역(104)에 제1불순물영역(109) 및 제2불순물영역(110)이 형성된다.
기판(101) 상에 제1플러그(111)가 형성된다. 기판(101)은 리세스된 제1표면(R1)을 갖고, 제1플러그(111)는 리세스된 제1표면(R1) 상에 형성된다. 제1플러그(111)는 제1불순물영역(109)에 접속된다. 제1플러그(111)는 제1오픈부(114) 내에 위치한다. 제1오픈부(114)는 층간절연층(115)에 형성된다. 층간절연층(115)은 기판(101) 상에 형성된다. 제1오픈부(114)는 제1불순물영역(109)을 노출시키는 콘택홀이다. 제1플러그(111)는 비트라인콘택플러그(bitline contact plug)라고 지칭될 수 있다. 제1플러그(111) 양측에 갭(G)이 형성될 수 있다. 제1오픈부(114)에는 제1플러그(111) 및 절연플러그(P)가 채워질 수 있다. 절연플러그(P)는 갭(G)을 채울 수 있다. 절연플러그(P)는 제1라이너(L1), 제2라이너(L2), 필러(F) 및 플러그형 에어갭(AP)을 포함할 수 있다. 후술하겠지만, 제2라이너(L2)의 일부가 제거되어 플러그형 에어갭(AP)이 형성될 수 있다. 따라서, 제2라이너(L2)는 갭(G)을 부분적으로 라이닝할 수 있다. 제1라이너(L1)는 갭(G)의 저면 및 측벽을 덮는다. 제2라이너(L2)는 제1라이너(L1)를 부분적으로 라이닝한다. 필러(F)는 제2라이너(L2) 상에서 갭(G)의 내부에 위치한다. 필러(F)의 일측면에 플러그형 에어갭(AP)이 위치하고 필러(F)의 저부 및 타측면에 제2라이너(L2)가 위치한다. 플러그형 에어갭(AP)은 제1라이너(L1)과 필러(F) 사이에 위치할 수 있다.
제1플러그(111) 상에 비트라인(112)이 형성된다. 비트라인(112) 상에 비트라인하드마스크(113)가 형성될 수 있다. 제1플러그(111), 비트라인(112) 및 비트라인하드마스크(113)는 비트라인구조물이라고 지칭할 수 있다. 비트라인구조물은 도전구조물이라고 지칭할 수 있고, 비트라인은 도전라인이라고 지칭할 수 있다. 비트라인(112)은 매립워드라인(107)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(112)의 일부는 제1플러그(111)와 접속된다. 비트라인(112)과 제1플러그(111)는 선폭(line width))이 동일하다. 따라서, 비트라인(112)은 제1플러그(111)의 상부면을 커버링하면서 제1방향으로 연장된다. 비트라인(112)의 일부는 식각정지층(116) 상에 위치하여 연장될 수 있다. 식각정지층(116)은 층간절연층(115) 상에 형성되며 비트라인(112)과 동일한 선폭을 갖는 라인 형상이다. 비트라인(112)의 양측벽에 제1스페이서(117)와 라인형 에어갭(AL)을 포함하는 절연구조물이 형성된다. 라인형 에어갭(AL)은 비트라인(112)의 양측벽에 평행하게 연장되는 형상일 수 있다. 제1스페이서(117)는 제1플러그(111)의 측벽 및 갭(G)을 라이닝하도록 연장될 수 있다. 제1스페이서(117)의 연장부분은 절연플러그(P)의 '제1라이너(L1)'가 될 수 있다.
비트라인구조물 사이에 스토리지노드콘택플러그가 형성된다. 스토리지노드콘택플러그는 제2불순물영역(110)에 접속된다. 스토리지노드콘택플러그는 제2플러그(118), 배리어(119) 및 제3플러그(120)를 포함한다. 제2플러그(118)는 제2오픈부(122C) 내에 형성될 수 있다. 제2스페이서(124)는 스토리지노드콘택플러그의 측벽을 에워싸는 형상을 가질 수 있다. 기판(101)은 리세스된 제2표면(R2)을 갖고, 제2플러그(118)는 제2표면(R2) 상에 형성된다. 제2오픈부(122C)는 제2불순물영역(110)을 노출시키는 콘택홀이다. 제2플러그(118)는 폴리실리콘 등을 포함하는 실리콘플러그이다. 제3플러그(120)는 텅스텐 등을 포함하는 금속플러그이다. 배리어(119)는 제2플러그(118)와 제3플러그(120) 사이에 형성된다. 제3플러그(120) 상에 패드(121)가 형성될 수 있다. 패드(121)의 일부는 비트라인구조물의 상부에 오버랩될 수 있다. 이로써 메모리요소(125)의 오버랩마진을 확보할 수 있다. 비트라인(112)의 연장 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그는 플러그분리층(122)에 의해 분리될 수 있다.
비트라인구조물의 양측벽에 에어갭(AG)이 형성된다. 에어갭(AG)은 플러그형 에어갭(AP)과 라인형 에어갭(AL)을 포함한다. 플러그형 에어갭(AP)은 제1플러그(111)의 양측벽에 위치한다. 플러그형 에어갭(AP)은 갭(G)에 내장될 수 있다. 라인형 에어갭(AL)은 비트라인(112)의 양측벽에 평행하게 연장될 수 있다. 라인형 에어갭(AL)과 플러그형 에어갭(AP)은 접속된다. 제1플러그(111)와 제2플러그(118)의 하부(118L) 사이에 플러그형 에어갭(AP)이 위치하며, 비트라인(112)과 제2플러그(118)의 상부(118U) 사이에 라인형 에어갭(AL)이 위치한다.
에어갭(AG)의 상부는 캡핑층(123)에 의해 캡핑된다. 캡핑층(123)은 패드(121)를 커버링할 수 있다.
패드(121)에 메모리요소(125)가 전기적으로 접속될 수 있다. 메모리요소(125)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 다른 실시예에서, 패드(121) 상에 다양하게 구현된 메모리요소가 연결될 수 있다.
상술한 바에 따르면, 반도체장치(100)는 매립워드라인(107)을 포함하는 트랜지스터, 비트라인(112) 및 메모리요소(125)를 포함한다. 기판(101)과 비트라인(112)은 제1플러그(111)에 의해 전기적으로 연결된다. 제1플러그(111)와 비트라인(112)은 제2플러그(118)에 이웃한다.
제2플러그(118)와 비트라인(112) 사이에 라인형 에어갭(AL)이 형성된다. 따라서, 비트라인(112)과 제2플러그(118)간의 기생캐패시턴스가 감소한다. 또한, 제1플러그(111)와 제2플러그(118) 사이에 플러그형 에어갭(AP)이 형성된다. 따라서, 제1플러그(111)와 제2플러그(118)간의 기생캐패시턴스가 감소한다.
제1스페이서(117)과 제2스페이서(124)가 실리콘질화물을 포함하는 경우, 비트라인(112)와 제2플러그(118) 사이에는 'Nitride-AL-Nitride' 구조가 형성된다. 제1라이너(L1)과 필러(F)가 실리콘질화물을 포함하는 경우, 제1플러그(111)와 제2플러그(118) 사이에는 'Nitride-AP-Nitride' 구조가 형성된다.
본 실시예에 따르면, 비트라인(112)과 제2플러그(118) 사이에 라인형 에어갭(AL)을 형성함과 동시에 제1플러그(111)와 제2플러그(118) 사이에 플러그형 에어갭(AP)을 형성하므로써, 기생캐패시턴스를 감소시킨다. 특히, 라인형 에어갭(AL)과 플러그형 에어갭(AP)의 크기를 조절할 수 있으므로, 총 기생캐패시턴스를 보다 용이하게 감소시킬 수 있다. 이에 따라, 메모리셀의 동작속도를 더욱더 향상시킬 수 있다.
한편, 본 실시예의 비교예로서, 비트라인과 제2플러그 사이에만 에어갭이 형성될 수 있다. 또한, 다른 비교예로서, 제1플러그와 제2플러그 사이에만 에어갭이 형성될 수 있다. 그러나, 비교예들은 본 실시예보다 기생캐패시턴스 감소효과가 낮으므로 메모리셀의 동작속도를 향상시키는데 한계가 있다.
또한, 본 실시예의 다른 비교예로서, 라인형 에어갭과 플러그형 에어갭의 폭을 동일하게 형성될 수 있다. 즉, 하나의 희생물질(Single sacrificial material)을 이용하여 라인형 에어갭과 플러그형 에어갭을 동시에 형성할 수 있다. 그러나, 다른 비교예는 제1플러그가 형성되는 제1오픈부의 크기가 감소하는 경우, 희생물질의 두께가 감소되기 때문에 에어갭의 크기도 동시에 감소될 수 있다. 따라서, 다른 비교예에 의해서는 기생캐패시턴스를 감소시키는데 한계가 있다.
이하, 도 1의 A-A'선 및 B-B'선에 따른 반도체장치의 제조 방법이 설명된다. 설명의 편의를 위해, 반도체장치의 제조 방법은 비트라인 제조 파트, 스토리지노드콘택플러그 제조 파트, 에어갭 제조 파트로 나누어 설명될 수 있다.
도 3a 내지 도 3i는 비트라인 제조 파트를 설명하기 위한 도면이다.
도 3a에 도시된 바와 같이, 기판(11)에 소자분리층(13)이 형성된다. 기판(11)은 반도체프로세싱에 적합한 물질을 포함할 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 기판(11)은 메모리셀영역과 주변회로영역을 포함할 수 있다. 소자분리층(13)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(13)은 분리트렌치(isolation trench, 12)에 형성된다. 소자분리층(13)에 의해 활성영역(14)이 정의된다. 활성영역(14)은 단축과 장축을 갖는 섬형태(Island Shape)가 될 수 있다. 복수의 활성영역(14)이 소자분리층(13)에 의해 분리된다. 소자분리층(13)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합에 의해 형성될 수 있다.
기판(11)의 메모리셀영역에 매립워드라인(buried wordline, 17)을 포함하는 트랜지스터가 형성된다. 기판(11)에 매립워드라인(17)이 매몰된다. 매립워드라인(17)은 게이트트렌치(15) 내에 형성된다. 기판(11) 내에 일정 깊이를 갖는 게이트트렌치(15)가 형성된다. 게이트트렌치(15)는 분리트렌치(12)보다 더 얕은 깊이를 갖는다. 게이트트렌치(15)는 어느 한 방향으로 연장된 라인형태가 될 수 있다. 게이트트렌치(15)는 활성영역(14) 및 소자분리층(12)을 식각하여 형성될 수 있다. 게이트트렌치(15)는 활성영역(14)과 소자분리층(13)을 가로지르는 형태로서, 게이트트렌치(15)의 일부는 활성영역(14) 내에 형성되고, 게이트트렌치(15)의 나머지는 소자분리층(13) 내에 형성된다. 다른 실시예에서, 게이트트렌치(15)의 일부, 즉 소자분리층(13) 내에 형성되는 부분은 활성영역(14) 내에 형성된 부분보다 더 깊은 깊이를 가질 수 있다. 이로써, 활성영역(14)에 핀(도시 생략)이 형성될 수 있다.
게이트트렌치(15)의 표면 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)은 열산화(Thermal oxidation)를 통해 형성될 수 있다. 다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전 물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전 물질은 하프늄산화물 또는 알루미늄산화물 등과 같은 금속산화물 중에서 선택된 적어도 하나일 수 있다.
게이트절연층(16) 상에 매립워드라인(17)이 형성된다. 매립워드라인(17) 상에 실링층(18)이 형성된다. 매립워드라인(17)은 기판(11)의 표면보다 낮게 리세스되어 형성될 수 있다. 매립워드라인(17)은 게이트트렌치(15)를 갭필하도록 금속함유층을 형성한 후 에치백하여 형성할 수 있다. 금속함유층은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유층은 탄탈륨질화물(TaN), 티타늄질화물(TiN), 텅스텐질화물(WN), 텅스텐(W) 또는 이들이 조합을 포함할 수 있다. 예를 들어, 매립워드라인(17)은 티타늄질화물(TiN) 상에 텅스텐(W)을 적층하는 TiN/W과 같은 2층 구조로 형성할 수 있다. 다른 실시예에서, 매립워드라인(17)은 일함수 금속층(workfunction metal layer)을 포함할 수도 있다. 실링층(18)은 매립워드라인(17) 상에서 게이트트렌치(15)를 채운다. 실링층(18)은 후속 공정으로부터 매립워드라인(17)을 보호하는 역할을 수행할 수 있다. 실링층(18)은 절연물질을 포함할 수 있다. 실링층(18)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다.
실링층(18) 형성후에 활성영역(14)에 제1불순물영역(19) 및 제2불순물영역(20)이 형성될 수 있다. 임플란트 등의 도핑 공정에 의해 제1불순물영역(19) 및 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19) 및 제2불순물영역(20)은 동일 도전형, 예컨대 N형 불순물로 도핑될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스영역 및 드레인영역이라고 지칭할 수 있다. 이로써, 매립워드라인(17)을 포함하는 매립게이트형 트랜지스터가 메모리셀영역에 형성된다.
도 3b에 도시된 바와 같이, 기판(11) 상부에 제1층간절연층(21)이 형성된다. 제1층간절연층(21) 상에 식각정지층(22A)이 형성된다. 제1층간절연층(21)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 식각정지층(22A)은 실리콘질화물을 포함할 수 있다.
제1오픈부(First opening, 24)가 형성된다. 제1마스크패턴(23)을 식각마스크로 하여 식각정지층(22A)과 제1층간절연층(21)을 식각하므로써 제1오픈부(24)가 형성된다. 제1마스크패턴(23)은 감광막패턴을 포함할 수 있다. 제1오픈부(24)는 평면상으로 볼 때 홀 형상(hole shae)을 가질 수 있다. 제1오픈부(24)에 의해 기판(11)의 일부분이 노출된다. 제1오픈부(24)는 일정 선폭으로 제어된 직경을 가질 수 있다. 제1오픈부(24)는 원형 또는 타원형일 수 있다. 제1오픈부(24)는 매립워드라인(17) 사이의 활성영역(14)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1오픈부(24)에 의해 제1불순물영역(19)이 노출될 수 있다. 제1오픈부(24)는 콘택홀이라고 지칭될 수 있다. 제1오픈부(24)는 활성영역(14)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1오픈부(24)에 의해 제1불순물영역(19) 주변의 소자분리층(13) 및 실링층(18)도 노출될 수 있다.
제1오픈부(24) 아래의 노출된 제1불순물영역(19)이 일정 깊이 리세스된다. 이를 제1리세스(R1)라 한다. 제1불순물영역(19)뿐만 아니라 제1불순물영역(19)에 이웃하는 소자분리층(13)의 일부 및 실링층(18)의 일부도 리세스될 수 있다. 제1리세스(R1)는 제1오픈부(24)와 연결될 수 있다. 제1리세스(R1)에 의해 노출된, 제1불순물영역(19), 소자분리층(13) 및 실링층(18)의 상부면은 기판(11)의 상부면보다 낮을 수 있다. 제1리세스(R1)가 형성될 때, 제1오픈부(24)의 입구가 라운딩(rounding)되어 넓어질 수 있다.
도 3c에 도시된 바와 같이, 제1마스크패턴(23)이 제거된다. 다음으로, 예비 제1플러그(25B)가 형성된다. 예비 제1플러그(25B)의 형성 방법을 살펴보면 다음과 같다. 먼저, 제1오픈부(24)를 포함한 전면에 제1오픈부(24)를 채우는 플러그층(25A)을 형성한다. 다음으로, 식각정지층(22A)의 표면이 노출되도록 플러그층(25A)이 평탄화된다. 이로써, 제1오픈부(24)를 채우는 예비 제1플러그(25B)가 형성된다. 예비 제1플러그(25B)의 표면은 식각정지층(22A)의 표면과 동일한 높이를 갖거나 더 낮은 높이를 가질 수 있다. 후속하여, 임플란트 등의 도핑공정에 의해 예비 제1플러그(25A)에 불순물이 도핑될 수 있다. 본 실시예에서, 예비 제1플러그(25A)는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 예비 제1플러그(25A)는 금속함유물질로 형성될 수도 있다. 예비 제1플러그(25A)눈 제1불순물영역(19)과 접촉될 수 있다.
도 3d에 도시된 바와 같이, 예비 제1플러그(25A) 및 식각정지층(22A) 상에 도전층(26A)과 하드마스크층(27A)을 적층한다. 도전층(26A)은 금속함유물질로 형성될 수 있다. 도전층(26A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층(26A)은 텅스텐(W) 또는 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 도전층(26A)은 배리어층과 금속층을 적층하여 형성할 수도 있다. 배리어층은 예비 제1플러그(25A)와 금속층간의 확산을 방지한다. 하드마스크층(27A)은 절연물질로 형성된다. 하드마스크층(27A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 하드마스크층(27A)은 실리콘질화물로 형성될 수 있다.
다음으로, 하드마스크층(27A) 상에 제2마스크패턴(28)이 형성된다. 제2마스크패턴(28)은 감광막패턴을 포함한다. 제2마스크패턴(28)은 어느 한 방향으로 연장된 라인 형상을 갖는다. 제2마스크패턴(28)은 제1오픈부(24)의 직경보다 작은 선폭을 가질 수 있다.
도 3e에 도시된 바와 같이, 비트라인구조물(Bitline structure)이 형성될 수 있다.
제2마스크패턴(28)을 식각마스크로 하여 하드마스크층(27A)과 도전층(26A)을 식각한다. 이에 따라, 비트라인(26) 및 비트라인하드마스크(27)가 형성될 수 있다. 비트라인(26)을 형성하기 위한 도전층(26A)의 식각 공정은 식각정지층(22A)에서 멈춘다. 비트라인하드마스크(27)는 하드마스크층(27A)의 식각에 의해 형성된다.
제2마스크패턴(28)을 식각마스크로 하여 식각정지층(22A)을 식각한다. 식각정지층(22A)또한 비트라인(26)과 동일한 선폭을 갖고 식각될 수 있다. 식각정지층은 도면부호 '22'와 같이 잔류할 수 있다.
제2마스크패턴(28)을 식각마스크로 하여 예비 제1플러그(25A)를 식각한다. 이에 따라 제1플러그(25)가 형성된다. 예비 제1플러그(25A)는 비트라인(26)과 동일한 선폭을 갖고 식각될 수 있다. 제1플러그(25)는 제1불순물영역(19) 상에 형성된다. 제1플러그(25)는 제1불순물영역(19)과 비트라인(26)을 상호 접속시킨다. 제1플러그(25)는 제1오픈부(24) 내에 형성된다. 제1플러그(25)의 선폭은 제1오픈부(24)의 직경보다 작다. 따라서, 제1플러그(25) 양측에 갭(29)이 형성된다. 비트라인(26)의 연장 방향에서는 제1플러그(25) 주변에 갭(29)이 형성되지 않는다. 즉, 갭(29)은 비트라인(26)과 비-오버랩될 수 있다.
다음으로, 제2마스크패턴(28)이 제거된다.
상술한 바와 같이, 제1플러그(25)가 형성되므로써 제1오픈부(24) 내에 갭(29)이 형성된다. 이는 제1플러그(25)가 제1오픈부(24)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(29)은 제1플러그(25)를 에워싸는 서라운딩 형상이 아니라, 제1플러그(25)의 양측벽에 독립적으로 형성된다. 결국, 제1오픈부(24) 내에는 하나의 제1플러그(25)와 한 쌍의 갭(29)이 위치하며, 한 쌍의 갭(29)은 제1플러그(25)에 의해 분리된다.
비트라인(26)은 제1플러그(25)를 커버링하면서 어느 한 방향으로 연장된다. 예컨대, 비트라인(26)은 매립워드라인(17)과 교차하는 방향으로 연장될 수 있다. 비트라인(26)은 식각정지층(22) 상에서 라인 형상을 갖고 연장되며, 비트라인(26)의 일부는 제1플러그(25)와 접속된다. 비트라인(26)은 제1플러그(25)에 의해 제1불순물영역(19)과 전기적으로 연결될 수 있다.
제1플러그(25)를 형성하는 동안에 제1플러그(25) 주변의 소자분리층(13) 및 실링층(18)이 과도식각될 수 있다.
도시하지 않았으나, 비트라인(26) 및 제1플러그(25)를 형성한 후에 또는 비트라인(26)과 제1플러그(25) 형성시 주변회로영역에 플라나게이트구조물을 포함하는 비매립게이트형 트랜지스터가 형성될 수 있다. 플라나게이트구조물은 제1전극, 제2전극 및 게이트하드마스크를 포함할 수 있다. 제1전극은 예비 제1플러그(25)로 사용된 도전층의 식각에 의해 형성되고, 제2전극은 비트라인(26)으로 사용된 도전층(26A)의 식각에 의해 형성된다. 게이트하드마스크는 하드마스크층(27A)의 식각에 의해 형성된다. 플라나게이트구조물 형성 후에 주변회로영역의 기판(11)에 소스영역 및 드레인영역을 형성할 수 있다. 결국, 주변회로영역에 비-매립게이트형 트랜지스터가 형성된다. 매립워드라인(17), 제1불순물영역(19) 및 제2불순물영역(20)은 기판(11)의 셀영역에 형성된다. 상술한 바와 같이, 비트라인구조물과 플라나게이트구조물은 동시에 형성될 수 있다.
도 3f에 도시된 바와 같이, 비트라인구조물 상에 제1스페이서층(30A)이 형성된다. 제1스페이서층(30A)은 비트라인구조물을 포함한 기판(11)의 전면에 형성된다. 제1스페이서층(30A)은 기생캐패시턴스를 감소시킬 수 있도록 저유전물질로 형성될 수 있다. 제1스페이서층(30A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 이하, 실시예에서, 제1스페이서층(30A)은 실리콘질화물로 형성될 수 있다. 제1스페이서층(30A)은 갭(29)을 채우지 않고 컨포멀하게(conformal) 형성된다. 제1스페이서층(30A)은 후속 공정으로부터 비트라인(26) 및 제1플러그(25)를 보호한다. 제1스페이서층(30A)은 원자층증착(ALD) 또는 화학기상증착(CVD)에 의해 형성될 수 있다.
제1스페이서층(30A) 상에 제1희생스페이서층(31A)이 형성된다. 제1희생스페이서층(31A)은 절연물질로 형성된다. 제1희생스페이서층(31A)은 제1스페이서층(30A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제1희생스페이서층(31A)은 산화물을 포함한다. 이하, 실시예에서, 제1희생스페이서층(31A)은 실리콘산화물을 포함할 수 있다. 제1희생스페이서층(31A)은 제1스페이서층(30A) 상에서 갭(29)을 채우지 않고 컨포멀하게 형성된다. 제1희생스페이서층(31A)의 두께는 최대한 얇게 형성할 수 있다. 예컨대, 제1오픈부(24)의 크기가 작아지더라도 에어갭의 크기가 충분히 확보될 수 있는 두께를 만족하도록 한다.
제1희생스페이서층(31A) 상에 제2스페이서층(32A)이 형성된다. 제2스페이서층(32A)은 절연물질로 형성된다. 제2스페이서층(32A)은 제1희생스페이서층(31A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2스페이서층(32A)은 질화물을 포함한다. 이하, 실시예에서, 제2스페이서층(32A)은 실리콘질화물을 포함할 수 있다. 제2스페이서층(32A)은 제1희생스페이서층(31A) 상에서 갭(29)을 채우는 두께로 형성될 수 있다. 예를 들어, 제2스페이서층(32A)의 일부는 갭을 채우는 필러부(filler portion, 32F)를 포함할 수 있다.
위와 같이, 제1스페이서층(30A), 제1희생스페이서층(31A) 및 제2스페이서층(32A)으로 갭(29)이 채워진다. 제2스페이서층(32A)은 제1스페이서층(30A)과 제1희생스페이서층(31A)보다 두께가 두꺼울 수 있다.
도 3g에 도시된 바와 같이, 필러(Filler, 32)가 형성될 수 있다. 필러(32)는 제2스페이서층(32A)의 트리밍 식각에 의해 형성된다. 에치백 공정에 의해 제2스페이서층(32A)이 트리밍될 수 있다. 제1플러그(25)의 측벽에서 제1희생스페이서층(31A) 상에 필러(32)가 형성된다. 필러(31)는 갭(29)의 내부에 위치하도록 그 높이가 제어될 수 있다. 즉, 갭(29)을 제외한 제1층간절연층(21)의 표면에서 제2스페이서층(32A)이 제거된다. 필러(32)에 의해 제1희생스페이서층(31A)의 일부가 노출될 수 있다. 필러(32)가 실리콘질화물을 포함하는 경우, 필러(32)는 '실리콘질화물 플러그'라고 지칭될 수 있다.
도 3h에 도시된 바와 같이, 희생라이너(31)가 형성될 수 있다. 희생라이너(31)는 제1희생스페이서층(31A)의 트리밍 식각에 의해 형성된다. 에치백 공정에 의해 제1희생스페이서층(31A)이 트리밍될 수 있다. 제1플러그(25)의 측벽에서 제1스페이서층(30A) 상에 희생라이너(31)가 형성된다. 희생라이너(31)는 갭(29)의 내부에 위치하도록 그 높이가 제어될 수 있다. 즉, 갭(29)을 제외한 제1층간절연층(21)의 표면에서 제1희생스페이서층(31A)이 제거된다. 희생라이너(31)에 의해 제1스페이서층(30A)의 일부가 노출될 수 있다.
위와 같이, 갭(29)의 내부에 희생라이너(31)와 필러(32)를 잔류시킨다.
도 3i에 도시된 바와 같이, 다층의 스페이서층이 형성될 수 있다. 스페이서층은 희생라이너(31)와 필러(32)를 포함한 전면에 형성될 수 있다. 다층의 스페이서층은 제2희생스페이서층(33A), 제3희생스페이서층(34A)을 포함할 수 있다. 제2희생스페이서층(33A)은 제1스페이서층(30A) 및 필러(32)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2희생스페이서층(32A)은 산화물을 포함한다. 이하, 실시예에서, 제2희생스페이서층(32A)은 실리콘산화물을 포함할 수 있다. 제3희생스페이서층(34A)은 제2희생스페이서층(33A)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제3희생스페이서층(34A)은 질화물을 포함한다. 이하, 실시예에서, 제3희생스페이서층(34A)은 실리콘질화물을 포함할 수 있다. 제2희생스페이서층(33A)과 제3희생스페이서층(34A)은 컨포멀하게 형성될 수 있다. 제2희생스페이서층(33A)은 희생라이너(31)보다 두꺼운 두께로 형성될 수 있다. 이로써, 라인형 에어갭과 플러그형 에어갭의크기를 서로 다르게 형성할 수 있다. 예컨대, 후속 공정에서, 제2희생스페이서층(33A)와 희생라이너(31)을 제거하여 각각 라인형 에어갭과 플러그형 에어갭을 형성하는 경우, 제2희생스페이서층(33A)의 두께가 두껍기 때문에 라인형 에어갭의 크기가 플러그형 에어갭보다 더 크다.
도 4a 내지 도 4m은 스토리지노드콘택플러그 제조 파트를 설명하기 위한 도면이다.
도 4a에 도시된 바와 같이, 희생층(35A)이 형성된다. 희생층(35A)은 이웃하는 비트라인(26) 사이에 갭필된다. 희생층(35A)은 실리콘산화물을 포함한다. 희생층(35A)은 스핀온절연물질(SOD)을 포함할 수 있다. 후속하여 희생층(35A)은 비트라인하드마스크(27)의 상부면이 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인(26) 사이에 라인 형상의 희생층(35A)이 형성된다. 희생층(35A)은 비트라인(26)과 평행하게 연장된다. 희생층(35A)의 평탄화 공정시에, 비트라인하드마스크(27) 상부면의 제1스페이서층(30A), 제2희생스페이서층(33A) 및 제3스페이서층(34A)이 평탄화될 수 있다.
도 4b에 도시된 바와 같이, 제3마스크패턴(36)이 형성된다. 제3마스크패턴(36)은 비트라인(26)과 교차하는 방향으로 패터닝된다. 제3마스크패턴(36)은 라인 형상을 갖는다. 제3마스크패턴(36)은 감광막패턴을 포함할 수 있다.
희생층패턴(35)에 예비 분리부(Pre-isolation part, 37)가 형성된다. 제3마스크패턴(36)을 식각마스크로 이용하여 희생층(35A)을 식각한다. 이에 따라, 예비 분리부(37)가 형성되며, 이웃하는 예비 분리부(37) 사이에 희생층패턴(35)이 잔류한다.
희생층(35A)을 식각할 때, 비트라인구조물의 상부가 일정 깊이 식각될 수 있다. 즉, 비트라인하드마스크(27)가 일정 깊이 식각될 수 있다. 따라서, 제3마스크패턴(36)에 의해 노출된 희생층(35A)은 모두 식각되고, 비트라인하드마스크(27)가 일부 식각된다. 결국, 예비 분리부(37)는 비트라인구조물과 교차하는 라인형상을 가질 수 있다. 예비 분리부(37)의 일부(37A)는 비트라인구조물 내에 일정 깊이를 갖고 위치할 수 있다. 예비 분리부(37)의 일부(37A)는 비트라인(26)을 노출시키지 않도록 깊이가 제어될 수 있다. 예비 분리부(37)는 매립워드라인(17)에 오버랩되는 형태가 될 수 있다. 다른 실시예에서, 예비 분리부(37)는 매립워드라인(17)보다 작은 선폭을 가질 수 있다.
도 4c에 도시된 바와 같이, 제3마스크패턴(36)이 제거된다.
예비 분리부(37)에 플러그분리층(Plug isolation layer, 38)이 형성된다. 플러그분리층(38)은 예비 분리부(37)를 갭필하도록 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 플러그분리층(38)은 비트라인구조물과 교차하는 방향으로 연장되는 라인 형상을 갖는다. 플러그분리층(38)과 비트라인구조물이 교차하여 제공되는 공간에는 희생층패턴(35)이 잔류한다. 플러그분리층(38)은 예비 분리부(37)의 일부(37A)도 채울 수 있다.
도 4d에 도시된 바와 같이, 희생층패턴(35)이 제거된다. 희생층패턴(35)이 제거된 공간은 제2오픈부(39)가 된다. 제2오픈부(39)는 플러그분리층(38) 사이 및 비트라인구조물 사이에 형성된다. 제2오픈부(39)는 비트라인구조물과 플러그분리층(38)에 의해 고립된 형상을 갖고 배열된다. 희생층패턴(35)을 제거하기 위해 딥아웃 공정이 적용될 수 있다. 딥아웃 공정에 의해 제1스페이서층(30A) 및 제3희생스페이서층(34A)의 손실없이 선택적으로 희생층패턴(35)을 제거할 수 있다. 제2오픈부(39)는 평면상으로 볼 때, 사각형 형태의 홀 형상을 가질 수 있다. 희생층패턴(35)을 제거할 때, 제2희생스페이서층(33A)의 일부가 제거될 수 있다. 이에 따라, 제2희생스페이서층(33A) 상부에 협폭의 리세스(39A)가 형성될 수 있다.
도 4e에 도시된 바와 같이, 리캡핑층(Re-capping layer, 40A)이 형성될 수 있다. 리캡핑층(40A)은 협폭의 리세스(39A)를 채울 수 있다. 리캡핑층(40A)은 실리콘산화물로 형성될 수 있다.
도 4f에 도시된 바와 같이, 제1버퍼층(41A)이 형성될 수 있다. 제1버퍼층(41A)은 실리콘산화물로 형성될 수 있다. 제1버퍼층(41A)을 형성함에 따라, 후속 질화물 트리밍 및 산화물 식각시 비트라인하드마스크(27)의 손실을 방지할 수 있다. 제1버퍼층(41A)은 리캡핑층(40A)을 커버링하면서 전면에 형성될 수 있다. 제1버퍼층(41A)은 열악한 단차피복성을 가질 수 있다. 후속 공정 동안에, 제1버퍼층(41A)과 리캡핑층(40A)은 비트라인하드마스크(27)를 보호하기 위한 보호물질의 역할을 할 수 있다.
도 4g에 도시된 바와 같이, 제1버퍼층패턴(41)이 형성될 수 있다. 제1버퍼층패턴(41)은 제1버퍼층(41A)의 세정에 의해 형성될 수 있다. 예를 들어, 제1버퍼층(41A)을 습식세정할 수 있다. 제1버퍼층(41A)을 세정한 후에, 리캡핑층(40A)을 에치백할 수 있다. 이에 따라, 제1버퍼층패턴(41) 아래에 리캡핑층패턴(40)이 형성될 수 있다. 리캡핑층패턴(40)에 의해 제3희생스페이서층(34A)이 노출될 수 있다.
도 4h에 도시된 바와 같이, 제3희생스페이서층(34A)을 트리밍한다. 이에 따라, 제3희생스페이서층(34A)이 모두 제거되면서, 그 하부의 제2희생스페이서층(33A)이 노출될 수 있다. 제3희생스페이서층(34A)을 트리밍할 때, 제1버퍼층패턴(41) 및 리캡핑층패턴(40)에 의해 비트라인하드마스크(27)가 보호된다.
도 4i에 도시된 바와 같이, 제2희생스페이서(33)가 형성될 수 있다. 제2희생스페이서(33)는 제2희생스페이서층(33A)의 식각에 의해 형성될 수 있다. 제2희생스페이서(33)는 이웃하는 비트라인(26) 사이에서 불연속될 수 있다. 제2희생스페이서층(33A)을 식각할 때, 하부 물질들이 일부 식각될 수 있다. 그렇다 할지라도, 제2희생스페이서층(33A)을 식각할 때, 제1버퍼층패턴(41) 및 리캡핑층패턴(40)에 의해 비트라인하드마스크(27)가 보호된다. 제2희생스페이서층(33A)의 식각이 완료된 후에, 제1버퍼층패턴(41)은 소모되어 잔류하지 않을 수 있다. 이때, 비트라인하드마스크(27)는 리캡핑층패턴(40)에 의해 보호될 수 있다. 리캡핑층패턴(40)은 비트라인하드마스크(27)의 상부면을 노출시키면서 제2희생스페이서(33)의 상부에 위치할 수 있다.
도 4j에 도시된 바와 같이, 제2스페이서층(42A)이 형성될 수 있다. 제2스페이서층(42A)은 제2희생스페이서(33)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제2스페이서층(42A)은 실리콘질화물을 포함할 수 있다.
제2스페이서층(42A) 상에 제2버퍼층패턴(43)이 형성될 수 있다. 제2버퍼층패턴(43)은 제1버퍼층패턴(41)과 유사하게 제2버퍼층을 증착한 후 세정하여 형성할 수 있다. 제2버퍼층패턴(43)은 실리콘산화물 및 실리콘질화물에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2버퍼층패턴(43)은 제1버퍼층패턴(41)과 다르게, 금속질화물을 포함할 수 있다. 제2버퍼층패턴(43)은 티타늄질화물을 포함할 수 있다. 제2버퍼층패턴(43)은 후속 공정에서 비트라인하드마스크(27)를 보호하기 위한 물질이다.
도 4k에 도시된 바와 같이, 제2스페이서(42)가 형성된다. 제2스페이서(42)는 제2스페이서층(42A)을 에치백하여 형성할 수 있다. 제2스페이서(42)는 제2오픈부(39)의 측벽을 에워싸는 서라운딩 형상일 수 있다.
다음으로, 제2불순물영역(20)이 노출되도록 식각 공정을 진행한다. 이를 제2오픈부(39)의 확장공정이라고 지칭한다. 예컨대, 제2스페이서(42)에 자기-정렬(self-aligned)시켜 제2스페이서(42)에 의해 노출된 하부 물질들을 식각한다. 예컨대, 제1층간절연층(21)을 식각하며, 갭(29) 내부에 위치하고 있는 제1스페이서층(30A), 희생라이너(31) 및 필러(32)의 일부를 각각 식각할 수 있다. 이러한 식각 공정에서, 제2버퍼층패턴(43)이 식각마스크 역할을 한다. 다른 실시예에서, 확장공정이 완료된 이후에, 제2버퍼층패턴(43)은 소모되어 잔류하지 않을 수 있다. 확장공정에 의해 제2오픈부(39)의 바텀부가 확장되어, 제2불순물영역(20)이 노출된다. 후속하여 제2불순물영역(20) 및 소자분리층(13)의 일부가 일정 깊이 리세스될 수 있다. 제2오픈부(39)의 바텀부는 식각선택비 차이에 의해 굴곡진 프로파일(R2)을 가질 수 있다.
이와 같이, 제2오픈부(39)의 바텀부를 확장시킴에 따라, 비트라인(26)과 제1플러그(25)의 측벽에는 제1스페이서(30), 제2희생스페이서(33) 및 제2스페이서(42)를 포함하는 스페이서구조물(44)이 형성된다. 제2희생스페이서(33)의 바텀부는 희생라이너(31)와 필러(32)에 의해 밀폐될 수 있다. 제2희생스페이서(33)의 탑부는 외부로 노출된다. 제1플러그(25)의 양 측벽에는 절연플러그(45)가 형성될 수 있다. 절연플러그(45)는 제1스페이서(30), 희생라이너(31) 및 필러(32)를 포함할 수 있다. 제2희생스페이서(33)는 희생라이너(31)보다 폭이 더 크다. 이하, 절연플러그(45)에 포함되는 제1스페이서(30)와 희생라이너(31)를 각각 제1라이너(L1) 및 제2라이너(L2)라고 지칭한다. 필러(32)는 도 2A의 필러(F)에 대응된다.
도 4l에 도시된 바와 같이, 제2플러그(46)가 형성된다. 제2플러그(46)는 제2오픈부(39) 내부에 리세스(46R)되어 형성된다. 제2플러그(46)는 실리콘함유층을 포함할 수 있다. 제2플러그(46)는 폴리실리콘층을 포함할 수 있다. 폴리실리콘층은 불순물로 도핑될 수 있다. 제2플러그(46)는 제2불순물영역(20)과 접속된다. 제2플러그(46)는 비트라인(26)의 상부 표면보다 높게 리세스된 높이를 가질 수 있다. 제2플러그(46)를 형성하기 위해 폴리실리콘층을 증착한 후 에치백 공정이 수행될 수 있다.
도 4m에 도시된 바와 같이, 배리어(47) 및 제3플러그(48)가 형성될 수 있다. 배리어(48) 및 제3플러그(48)는 제2플러그(46) 상에 채워질 수 있다. 배리어(47)는 제3플러그(48)와 제2플러그(46)간의 상호 확산을 방지할 수 있다. 배리어(47)는 티타늄질화물을 포함할 수 있다. 제3플러그(48)는 저저항 물질을 포함할 수 있다. 제3플러그(48)는 금속함유층을 포함할 수 있다. 제3플러그(48)는 텅스텐을 포함할 수 있다. 도시하지 않았으나, 배리어(47)와 제2플러그(46) 사이에 오믹콘택층이 형성될 수 있다. 오믹콘택층은 금속실리사이드를 포함할 수 있다. 오믹콘택층을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행된다. 이에 따라, 실리사이드화금속층과 제2플러그(46)가 접하는 계면에서 실리사이드화반응(Silicidation)이 발생하여, 금속실리사이드층(Metal silicide layer)이 형성된다. 오믹콘택층은 코발트실리사이드를 포함할 수 있다. 본 실시예에서, 오믹콘택층은 'CoSi2 상'의 코발트실리사이드를 포함할 수 있다. 오믹콘택층으로서 CoSi2상의 코발트실리사이드를 형성하면, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
도 4n에 도시된 바와 같이, 패드(49)가 형성된다. 패드(49)는 금속함유층을 포함할 수 있다. 패드(49)는 텅스텐을 포함할 수 있다. 패드(49)의 일부는 제3플러그(48)와 부분적으로 오버랩될 수 있다. 패드(49)의 나머지는 비트라인하드마스크(27)와 부분적으로 오버랩될 수 있다. 패드(49)는 부분적으로 비트라인구조물과 오버랩된 확장부를 갖는다.
도 5a 내지 도 5d는 에어갭 제조 파트를 설명하기 위한 도면이다.
도 5a에 도시된 바와 같이, 제2희생스페이서(33)가 노출되도록 과도식각을 진행한다. 예컨대, 패드(49)를 식각마스크로 하여 하부 물질들을 식각한다. 이에 따라, 과도식각부(50)가 형성되며, 과도식각부(50)에 의해 제2희생스페이서(33)가 노출(도면부호 '50A' 참조)될 수 있다. 다른 실시예에서, 과도식각부(50)는 패드(49)를 형성하기 위한 식각 공정에 의해 수반될 수도 있다. 예를 들어, 패드(49)를 형성하기 위한 식각 공정 후에 패드(49)의 에지에 자기정렬되어 제3플러그(48), 배리어(47), 제2스페이서(42), 제1스페이서(30), 제2희생스페이서(33), 리캡핑층패턴(40) 및 비트라인하드마스크(27)가 일정 깊이 식각될 수 있다.
도 5b에 도시된 바와 같이, 제2희생스페이서(33)가 모두 제거되고, 제2라이너(L2)의 일부가 제거된다. 이에 따라 제2희생스페이서(33)가 제거된 공간 및 제2라이너(L2)의 일부가 제거된 공간은 에어갭(51)으로 잔존한다. 제2희생스페이서(33)를 제거하기 위해 습식식각이 적용될 수 있다. 예컨대, 실리콘산화물을 선택적으로 제거할 수 있는 케미컬이 사용된다. 케미컬은 제1플러그(25)의 주변까지 충분히 흘러들어가 제2희생스페이서(33)를 모두 제거하면서, 제2라이너(L2)의 일부를 제거할 수 있다. 제1라이너(L1)에 의해 소자분리층(13)이 차단되고 있으므로, 케미컬에 의해 소자분리층(13)이 손상되지 않는다. 제2희생스페이서(33) 및 제2라이너(L2)를 제거하는 동안에, 리캡핑층패턴(40)도 모두 제거될 수 있다.
에어갭(51)은 라인형 에어갭(51L)과 플러그형 에어갭(51P)을 포함한다. 라인형 에어갭(51L)은 제1스페이서(30)와 제2스페이서(42) 사이에 위치한다. 라인형 에어갭(51L)은 비트라인(26)과 평행하게 연장된다. 플러그형 에어갭(51P)은 제1플러그(25)의 측벽에 형성된다. 라인형 에어갭(51L)과 플러그형 에어갭(51P)은 연결된다. 플러그형 에어갭(51P)은 제1플러그(25)의 양측벽에서 독립적으로 형성된다. 라인형 에어갭(51L)과 플러그형 에어갭(50P)는 크기가 서로 다르다.
상술한 바와 같이, 라인형 에어갭(51L)과 플러그형 에어갭(51P)을 포함하는 에어갭(51)이 형성된다. 비트라인(26)의 측벽에는 제1스페이서(30) 및 라인형 에어갭(51L)을 포함하는 스페이서구조물이 형성된다. 제2스페이서(42)는 제2플러그(46)의 측벽을 에워싸는 형상일 수 있다. 비트라인(26)과 제2플러그(46) 사이에는 제1스페이서(30, 라인형 에어갭(51L) 및 제2스페이서(42)를 포함하는 절연구조물(44)이 위치할 수 있다. 제1플러그(25)의 측벽에는 제1라이너(L1), 제2라이너(L2), 플러그형 에어갭(51P) 및 필러(32)를 포함하는 절연플러그(45)가 형성된다. 제1스페이서(30)와 제2스페이서(42)가 실리콘질화물을 포함하므로, 비트라인(26)과 제2플러그(46) 사이에는 'N-Air-N(NAN)' 구조가 형성된다. 플러그형 에어갭(51P)의 바텀부는 제1라이너(L1), 제2라이너(L2) 및 필러(32)에 의해 밀폐된다. 라인형 에어갭(51L)의 탑부는 외부로 노출된다.
제2희생스페이서(33)보다 제2라이너(L2)의 두께가 얇기 때문에, 제2라이너(L2)는 부분적으로 제거될 수 있다. 잔류하는 제2라이너(L2)는 제1라이너(L1)를 부분적으로 라이닝할 수 있다. 제2라이너(L2)는 절연플러그(45)와 제2플러그(46) 사이에 위치할 수 있다. 이에 따라, 에어갭(51)을 형성하는 동안에, 제2플러그(46)가 노출되는 것을 방지할 수 있다. 결국, 케미컬에 의한 제2플러그(46)의 손실을 방지할 수 있다. 비교예로서, 제2라이너(L2)를 모두 제거하기 위해 습식식각을 장시간동안 수행하는 경우, 제1라이너(L1) 및 필러(F)의 손실을 초래하여 제2플러그(46)와 제1플러그(25)간의 브릿지(Bridge)를 유발할 수 있다.
서로 다른 두께를 갖고, 불연속되는 서로 다른 희생물질을 제거하여 각각 라인형 에어갭(51L)과 플러그형 에어갭(50P)을 형성하므로, 주변물질의 어택없이 에어갭(51)의 크기를 충분히 확보할 수 있다. 또한, 고집적화에 대응하여 제1오픈부(24)의 크기가 작아지더라도, 에어갭(51)의 크기를 충분히 확보할 수 있다. 예컨대, 플러그형 에어갭(51P)의 크기가 작아지더라도, 라인형 에어갭(51L)의 크기를 충분히 증가시킬 수 있으므로, 에어갭(51)의 총 크기가 용이하게 제어된다.
도 5c에 도시된 바와 같이, 캡핑층(52)이 형성된다. 캡핑층(52)은 에어갭(51)의 탑부를 채운다. 캡핑층(52)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 캡핑층(52)의 바텀부는 비트라인(26)과 제2플러그(46) 사이에서 에어갭(51)의 높이가 충분히 확보되도록 하는 깊이를 가질 수 있다. 캡핑층(52)을 형성하기 위해 에어갭(51)의 탑부가 채워지도록 전면에 실리콘질화물을 증착한 후 에치백 공정이 수행될 수 있다. 에어갭(51)의 탑부만을 선택적으로 채우기 위해 실리콘질화물은 단차피복성이 열악한 방법에 의해 증착될 수 있다. 예컨대, 플라즈마화학기상증착법에 의해 증착될 수 있다. 에어갭(51)의 폭이 매우 좁기 때문에 에어갭(39)의 바텀부까지 실리콘질화물이 증착되지 않는다.
도 5d에 도시된 바와 같이, 패드(49)와 전기적으로 접속되는 메모리요소(53)가 형성될 수 있다.
상술한 실시예에 따르면, 제2플러그(46)와 비트라인(26) 사이에 라인형 에어갭(51L)을 형성함과 동시에 제1플러그(25)와 제2플러그(46) 사이에 플러그형 에어갭(51P)을 형성하므로써 기생캐패시턴스를 감소시킨다. 기생캐패시턴스가 감소하므로 센싱마진(Sensing margin)을 개선시킬 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다. 예컨대, 제1플러그 상의 도전라인을 포함하는 도전구조물 사이에 제2플러그가 이웃하는 경우, 제1플러그와 제2플러그 사이에는 플러그형 에어갭을 형성하고, 도전라인과 제2플러그 사이에는 라인형 에어갭을 형성할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 104 : 활성영역
107 : 매립워드라인 109 : 제1불순물영역
110 : 제2불순물영역 111 : 제1플러그
112 : 비트라인 113 : 비트라인하드마스크
114 : 제1오픈부 115 : 층간절연층
116 : 식각정지층 117 : 제1스페이서
118 : 제2플러그 119 : 배리어
120 : 제3플러그 121 : 패드
122 : 플러그분리층 123 : 캡핑층
124 : 제2스페이서 125 : 메모리요소
AG : 에어갭 AL : 라인형 에어갭
AP : 플러그형 에어갭 L1 : 제1라이너
L2 : 제2라이너 F : 필러
P : 절연플러그

Claims (28)

  1. 제1표면과 제2표면을 갖는 기판;
    상기 제1표면을 노출시킨 제1오픈부를 갖는 층간절연층;
    상기 제1오픈부 내에 위치하며 상기 제1오픈부의 측벽으로부터 한 쌍의 갭에 의해 고립된 제1플러그;
    상기 제1플러그를 커버링하면서 어느 한 방향으로 연장된 비트라인;
    상기 제1플러그에 이웃하는 하부 및 상기 비트라인에 이웃하는 상부를 포함하여 상기 제2표면에 접속된 제2플러그; 및
    상기 제1플러그와 제2플러그의 하부 사이에 위치하는 제1에어갭; 및
    상기 비트라인과 제2플러그의 상부 사이에 위치하며 상기 제1에어갭보다 폭이 큰 제2에어갭
    을 포함하는 반도체장치.
  2. 제1항에 있어서,
    상기 제2에어갭은 상기 비트라인과 평행하게 연장된 라인 형상을 갖고, 상기 제1에어갭은 상기 갭 내에 위치하는 반도체장치.
  3. 제1항에 있어서,
    상기 비트라인과 교차하는 방향으로 연장되어 상기 비트라인 및 제1플러그에 이웃하여 상기 제2표면을 노출시키는 제2오픈부를 제공하는 플러그분리층을 더 포함하고, 상기 제2플러그는 상기 제2오픈부 내에 위치하는 반도체장치.
  4. 제1항에 있어서,
    상기 비트라인의 양측벽에 형성된 제1스페이서; 및
    상기 제2플러그의 측벽을 에워싸는 제2스페이서를 더 포함하고,
    상기 제2에어갭은 상기 제1스페이서와 제2스페이서 사이에 위치하되, 상기 제2에어갭은 상기 제1스페이서의 측벽에 평행하게 연장되는 라인 형상을 갖는 반도체장치.
  5. 제4항에 있어서,
    상기 제2에어갭의 상부에 형성된 캡핑층을 더 포함하는 반도체장치.
  6. 제5항에 있어서,
    상기 제1스페이서, 제2스페이서 및 캡핑층은 실리콘질화물을 포함하는 반도체장치.
  7. 제1항에 있어서,
    상기 제2플러그 상의 제3플러그; 및
    상기 제2플러그와 제3플러그 사이의 배리어를 더 포함하는 반도체장치.
  8. 제7항에 있어서,
    상기 제3플러그 상에 형성된 패드를 더 포함하고, 상기 패드는 상기 제3플러그와 부분적으로 오버랩되는 반도체장치.
  9. 제8항에 있어서,
    상기 패드 상에 형성된 메모리요소를 더 포함하는 반도체장치.
  10. 제1항에 있어서,
    상기 기판 내에 매몰되고, 상기 비트라인과 교차하는 방향으로 연장된 매립워드라인을 더 포함하는 반도체장치.
  11. 기판 상에 제1플러그 및 상기 제1플러그 상의 도전라인을 포함하는 도전구조물을 형성하는 단계;
    상기 제1플러그의 양측벽에 제1두께를 갖는 희생라이너를 포함하는 절연플러그를 형성하는 단계;
    상기 도전라인의 양측벽에 제2두께를 갖는 희생스페이서를 포함하는 스페이서를 형성하는 단계;
    상기 희생스페이서를 제거하여 상기 도전라인의 양측벽에 위치하는 제1에어갭을 형성하는 단계; 및
    상기 희생라이너의 일부를 제거하여 상기 제1플러그의 양측벽에 위치하는 제2에어갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 희생스페이서의 제2두께는 상기 희생라이너의 제1두께보다 더 두꺼운 반도체장치 제조 방법.
  13. 제11항에 있어서,
    상기 희생스페이서와 희생라이너는 동일 재료로 형성되는 반도체장치 제조 방법.
  14. 제11항에 있어서,
    상기 희생스페이서와 희생라이너는 실리콘산화물로 형성되는 반도체장치 제조 방법.
  15. 제11항에 있어서,
    상기 스페이서를 형성하는 단계에서,
    상기 스페이서는 상기 도전구조물의 양측벽에 접촉하는 제1스페이서와 상기 제1스페이서 상의 상기 희생스페이서를 포함하고, 상기 제1스페이서와 희생스페이서는 상기 도전구조물의 양측벽에 평행하게 형성되는 반도체장치 제조 방법.
  16. 제11항에 있어서,
    상기 절연플러그를 형성하는 단계에서,
    상기 절연플러그는 상기 제1플러그의 양측벽에 접촉하는 라이너와 상기 라이너 상의 필러를 포함하고, 상기 라이너와 필러 사이에 상기 희생라이너가 위치하는 반도체장치 제조 방법.
  17. 제11항에 있어서,
    상기 제1에어갭은 상기 도전라인의 양측벽에 평행하는 라인 형상을 갖고 형성되는 반도체장치 제조 방법.
  18. 제11항에 있어서,
    상기 제1에어갭을 형성하는 단계 이전에,
    상기 스페이서 및 절연플러그를 사이에 두고, 상기 제1플러그에 이웃하는 하부 및 상기 도전라인에 이웃하는 상부를 포함하는 제2플러그를 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  19. 제20항에 있어서,
    상기 제2플러그를 형성하는 단계는,
    상기 스페이서 상에 희생층을 형성하는 단계;
    상기 희생층을 선택적으로 식각하여 예비 분리부 및 희생층패턴을 형성하는 단계;
    상기 예비 분리부를 채우는 플러그분리층을 형성하는 단계;
    상기 희생층패턴을 제거하여 제2오픈부를 형성하는 단계;
    상기 제2오픈부 아래의 기판을 노출시키는 단계;
    상기 제2오픈부를 채우는 도전층을 형성하는 단계; 및
    상기 도전층을 리세스시켜 상기 제2플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 제2플러그에 연결되는 메모리요소를 형성하는 단계를 더 포함하고,
    상기 도전라인은 비트라인을 포함하는 반도체장치 제조 방법.
  21. 제11항에 있어서,
    상기 도전구조물을 형성하는 단계는,
    상기 기판 상에 층간절연층을 형성하는 단계;
    상기 층간절연층을 식각하여 상기 기판의 일부를 노출시키는 제1오픈부를 형성하는 단계;
    상기 제1오픈부 아래의 기판을 일정 깊이 리세스시키는 단계;
    상기 제1오픈부를 채우는 예비 제1플러그를 형성하는 단계;
    상기 예비 제1플러그 상에 도전층을 형성하는 단계;
    상기 도전층을 식각하여 상기 도전라인을 형성하는 단계; 및
    상기 도전라인과 동일한 선폭으로 상기 예비 제1플러그를 식각하여 상기 제1플러그 및 상기 제1플러그의 양측벽에 위치하는 갭을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 절연플러그를 형성하는 단계는,
    상기 도전라인 및 제1플러그의 양측벽을 덮도록 전면에 제1스페이서층을 형성하는 단계;
    상기 제1스페이서층 상에 제1희생스페이서층을 형성하는 단계;
    상기 제1희생스페이서층 상에 상기 갭을 채우는 예비 필러층을 형성하는 단계;
    상기 갭 내부에 필러가 잔류하도록 상기 예비 필러층을 식각하는 단계; 및
    상기 갭 내부에 희생라이너가 잔류하도록 상기 제1희생스페이서층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. 제22항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 희생라이너 및 필러를 포함한 전면에 제2희생스페이서층을 형성하는 단계;
    상기 제1스페이서층의 측벽에 상기 희생스페이서가 형성되도록 상기 제2희생스페이서층을 식각하는 단계;
    상기 희생스페이서를 포함한 전면에 제2스페이서층을 형성하는 단계;
    상기 희생스페이서의 측벽에 제2스페이서가 형성되도록 상기 제2스페이서층을 식각하는 단계; 및
    상기 비트라인의 측벽에 제1스페이서가 형성되도록 상기 제1스페이서층을 커팅하는 단계
    를 포함하는 반도체장치 제조 방법.
  24. 제23항에 있어서,
    상기 제1스페이서와 제2스페이서는 실리콘질화물을 포함하는 반도체장치 제조 방법.
  25. 제23항에 있어서,
    상기 제1스페이서층의 측벽에 상기 희생스페이서가 형성되도록 상기 제2희생스페이서층을 식각하는 단계는,
    상기 제2희생스페이서층 상에 제3희생스페이서층을 형성하는 단계;
    상기 제3희생스페이서층을 노출시키는 제2오픈부를 제공하는 플러그분리층을 형성하는 단계;
    상기 제2희생스페이서층이 노출되도록 상기 제3희생스페이서층을 트리밍하는 단계; 및
    상기 희생스페이서를 형성하기 위해 상기 제2희생스페이서층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  26. 제25항에 있어서,
    상기 제2오픈부를 제공하는 플러그분리층을 형성하는 단계는,
    상기 제3희생스페이서층 상에 희생층을 형성하는 단계;
    상기 희생층을 선택적으로 식각하여 예비 분리부 및 희생층패턴을 형성하는 단계;
    상기 예비 분리부를 채우는 상기 플러그분리층을 형성하는 단계; 및
    상기 희생층패턴을 제거하여 제2오픈부를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  27. 제25항에 있어서,
    상기 제3희생스페이서층을 트리밍하는 단계는,
    상기 제2오픈부를 포함한 전면에 리캡핑층을 형성하는 단계;
    상기 리캡핑층 상에 제1버퍼층을 형성하는 단계;
    상기 제3희생스페이서층이 노출되도록 상기 제1버퍼층 및 리캡핑층을 식각하는 단계; 및
    상기 제2희생스페이서층이 노출되도록 상기 제3희생스페이서층을 트리밍하는 단계;
    를 포함하는 반도체장치 제조 방법.
  28. 제23항에 있어서,
    상기 희생스페이서의 측벽에 제2스페이서가 형성되도록 상기 제2스페이서층을 식각하는 단계는,
    상기 희생스페이서를 포함한 전면에 제2스페이서층을 형성하는 단계;
    상기 제2스페이서층 상에 제2버퍼층을 형성하는 단계;
    상기 제2스페이서층을 노출시키기 위해 상기 제2버퍼층을 식각하는 단계; 및
    상기 제2스페이서를 형성하기 위해 상기 제2스페이서층을 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
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