CN111627910B - 半导体存储装置以及其制作方法 - Google Patents

Abstract

本发明公开一种半导体存储装置以及其制作方法，其中该半导体存储装置包括半导体基底、位线结构、存储节点接触、隔离结构、第一间隙壁、第二间隙壁与第三间隙壁。位线结构沿第一方向延伸且沿第二方向重复排列。各存储节点接触与各隔离结构设置于相邻的两位线结构之间。第一间隙壁部分设置于各隔离结构及与隔离结构相邻的位线结构之间且部分设置于各存储节点接触及与存储节点接触相邻的位线结构之间。第二间隙壁设置于各存储节点接触与第一间隙壁之间。第三间隙壁设置于各存储节点接触与第二间隙壁之间。第三间隙壁于第二方向上的厚度小于第二间隙壁的厚度。

Description

半导体存储装置以及其制作方法

技术领域

本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有不同厚度的间隙壁的半导体存储装置以及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，MOS)晶体管与一电容(capacitor)串联组成。

因应产品需求，阵列区中的存储单元密度需持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，当存储单元密度增加时，存储单元中的各部件之间的距离也需随之缩小，在此状况下，各部件的形状变化也更容易影响到整体的电性表现。

发明内容

本发明提供了一种半导体存储装置以及其制作方法，利用控制各间隙壁的厚度状况来调整所形成的存储节点接触的形状，由此达到改善半导体存储装置电性表现的效果。

本发明的一实施例提供一种半导体存储装置，包括一半导体基底、多个位线结构、多个存储节点接触、多个隔离结构、一第一间隙壁、一第二间隙壁以及一第三间隙壁。位线结构设置于半导体基底上，各位线结构沿一第一方向延伸，且多个位线结构沿一第二方向重复排列。存储节点接触设置于半导体基底上，各存储节点接触于第二方向上设置于相邻的两个位线结构之间。隔离结构设置于半导体基底上，各隔离结构于第二方向上设置于相邻的两个位线结构之间，且各存储节点接触于第一方向上设置于相邻的两个隔离结构之间。第一间隙壁于第二方向上部分设置于各隔离结构以及与此隔离结构相邻的位线结构之间，且第一间隙壁于第二方向上部分设置于各存储节点接触以及与此存储节点接触相邻的位线结构之间。第二间隙壁于第二方向上设置于各存储节点接触与第一间隙壁之间。第三间隙壁于第二方向上设置于各存储节点接触与第二间隙壁之间。第三间隙壁于第二方向上的厚度小于第二间隙壁于第二方向上的厚度。

本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底上形成多个位线结构。各位线结构沿一第一方向延伸，且多个位线结构沿一第二方向重复排列。在位线结构的侧壁上形成一第一间隙壁。在第一间隙壁的侧壁上形成一第二间隙壁。在第二间隙壁的侧壁上形成一第三间隙壁。第三间隙壁于第二方向上的厚度小于第二间隙壁于第二方向上的厚度。在形成第三间隙壁之后，在半导体基底上形成多个隔离结构。各隔离结构于第二方向上位于相邻的两个位线结构之间。在半导体基底上形成多个存储节点接触，各存储节点接触于第二方向上位于相邻的两个位线结构之间，且各存储节点接触于第一方向上位于相邻的两个隔离结构之间。

附图说明

图1为本发明一实施例的半导体存储装置的上视示意图；

图2为沿图1中A-A’剖线所绘示的剖视图；

图3为沿图1中B-B’剖线所绘示的剖视图；

图4至图10为本发明一实施例的半导体存储装置的制作方法示意图，其中

图5为图4之后的状况示意图；

图6为图5之后的状况示意图；

图7为沿图6中C-C’剖线所绘示的剖视图；

图8为图6之后的状况示意图；

图9为沿图8中D-D’剖线所绘示的剖视图；

图10为图8之后的状况示意图。

主要元件符号说明

10 半导体基底

11 浅沟槽隔离

12 主动(有源)区

21 字符线介电层

22 字符线

23 字符线盖层

24 第一掩模层

25 第二掩模层

26 第三掩模层

31 第一导电层

32 阻障层

33 第二导电层

34 位线盖层

41 第一间隙壁

42 第二间隙壁

43 第三间隙壁

44 介电材料

44P 介电图案

45 图案化掩模

50 隔离材料

50P 隔离结构

60 衬层

70 存储节点接触

100 半导体存储装置

BL 位线结构

D1 第一方向

D2 第二方向

D3 第三方向

H1 第一开孔

H2 第二开孔

T1 第一厚度

T2 第二厚度

T3 第三厚度

WL 字符线结构

具体实施方式

以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。

在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。

用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。

用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法通常包括在硅上面图案化一光致抗蚀剂层，然后从未被光致抗蚀剂层保护的区域去除硅。因此，在蚀刻过程完成后，被光致抗蚀剂层保护的区域的硅可留下。然而，在另一些实施例中，蚀刻也可以包括未使用光致抗蚀剂的方法，但在蚀刻过程完成后也可留下至少一部分的被蚀刻材料。

上面的说明可用来从区分“蚀刻”及“移除”。当“蚀刻”一材料，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。

在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。

请参阅图1至图3。图1所绘示为本发明一实施例的半导体存储装置的上视示意图，图2为沿图1中A-A’剖线所绘示的剖视图，而图3为沿图1中B-B’剖线所绘示的剖视图。如图1至图3所示，本实施例提供一半导体存储装置100，一半导体基底10、多个位线(bit line)结构BL、多个存储节点接触(storage node contact)70、多个隔离结构50P、一第一间隙壁41、一第二间隙壁42以及一第三间隙壁43。位线结构BL、存储节点接触70以及隔离结构50P设置于半导体基底10上。各位线结构BL沿一第一方向D1延伸，且多个位线结构BL沿一第二方向D2重复排列。第一方向D1不同于第二方向D2，且第一方向D1与第二方向D2未互相平行。在一些实施例中，第二方向D2可大体上与第一方向D1正交，但并不以此为限。各存储节点接触70于第二方向D2上设置于相邻的两个位线结构BL之间，而各隔离结构50P也于第二方向D2上设置于相邻的两个位线结构BL之间。各存储节点接触70于第一方向D1上设置于相邻的两个隔离结构50P之间，而于第一方向D1上相邻的两个存储节点接触70之间可通过隔离结构50P互相隔开。

第一间隙壁41设置于各位线结构BL于第二方向D2上的两个相对的侧壁上，第二间隙壁42设置于第一间隙壁41的侧壁上且位于各位线结构BL于第二方向D2上的相对两侧，而第三间隙壁43设置于第二间隙壁42的侧壁上且位于各位线结构BL于第二方向D2上的相对两侧。换句话说，第一间隙壁41、第二间隙壁42以及第三间隙壁43可自各位线结构BL的侧壁朝向相邻的另一位线结构BL的方向(例如第二方向D2或与第二方向D2相反的一方向)上依序排列。

第一间隙壁41于第二方向D2上部分设置于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间，且第一间隙壁41于第二方向D2上部分设置于各存储节点接触70以及与此存储节点接触70相邻的位线结构BL之间。第二间隙壁42于第二方向D2上设置于各存储节点接触70与第一间隙壁41之间，且第二间隙壁42于第二方向D2上未设置于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间。第三间隙壁43于第二方向D2上设置于各存储节点接触70与第二间隙壁42之间，且第三间隙壁43于第二方向D2上未设置于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间。

换句话说，各存储节点接触70以及此存储节点接触70相邻的位线结构BL之间的空间内可设置有第一间隙壁41、第二间隙壁42以及第三间隙壁43，但各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间的空间内可仅设置有第一间隙壁41。因此，在一些实施例中，在第二方向D2上设置于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间的第一间隙壁41可直接接触此隔离结构50P与位线结构BL，且各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间于第二方向D2上的距离可小于或等于第一间隙壁41于第二方向D2上的厚度最大值，但并不以此为限。

在本实施例中，第三间隙壁43于第二方向D2上的厚度(例如图3中所示的第三厚度T3)小于第二间隙壁42于第二方向D2上的厚度(例如图3中所示的第二厚度T2)，而通过此厚度上的设计，可于形成隔离结构50P时避免第二间隙壁42与第三间隙壁43残留于隔离结构50P与位线结构BL之间，故可避免于隔离结构50P之后形成的存储节点接触70朝向隔离结构50P与位线结构BL之间的区域延伸而造成电性上的问题(例如存储节点接触70与位线结构BL或/及位线接触之间的漏电流)。上述的间隙壁的厚度设计影响将于本文的制作方法中进行详细说明。如图1所示，在一些实施例中，各存储节点接触70于半导体存储装置100的一上视图中的形状可为一矩形而不具有朝向隔离结构50P与位线结构BL之间的区域延伸的尖端，故可降低上述的漏电流的相关问题。此外，在一些实施例中，第一间隙壁41于第二方向D2上的厚度(例如图3中所示的第一厚度T1)可小于第二间隙壁42于第二方向D2上的第二厚度T2，而第一间隙壁41的第一厚度T1也可小于第三间隙壁43的第三厚度T3，但并不以此为限。

在一些实施例中，第三间隙壁43的材料组成可不同于第二间隙壁42的材料组成，且第二间隙壁42的材料组成可不同于第一间隙壁41的材料组成。举例来说，第三间隙壁43可为一氮化物(例如氮化硅)介电层，第二间隙壁42可为一氧化物(例如氧化硅)介电层，而第一间隙壁41可为另一氮化物介电层，但并不以此为限。在一些实施例中，也可视需要使用其他适合的介电材料来形成第一间隙壁41、第二间隙壁42与第三间隙壁43。此外，在一些实施例中，第二间隙壁42也可包括一空气间隙壁(air spacer)，但并不以此为限。

更进一步说明，如图1至图3所示，在一些实施例中，半导体基底10中可形成有一浅沟槽隔离11，用以于半导体基底10中定义出多个主动区12。浅沟槽隔离11可包括单层或多层的绝缘材料例如氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。各位线结构BL可包括于半导体基底10的厚度方向(例如图1至图3中所示的第三方向D3)上依序堆迭的第一导电层31、阻障层32、第二导电层33以及位线盖层34，但并不以此为限。第一导电层31可包括非金属导电材料例如多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，阻障层32可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，第二导电层33可包括金属导电材料例如铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而位线盖层34可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

存储节点接触70可与对应的主动区12电连接，而存储节点接触70可通过于隔离结构50P与位线结构BL所围绕形成的开孔(例如图3中所示的第二开孔H2)中填入导电材料后对此导电材料进行回蚀刻(etching back)制作工艺而形成，故存储节点接触70的顶面于第三方向D3可上低于隔离结构50P的顶面，但并不以此为限。此外，存储节点接触70可包括硅，例如非晶硅、多晶硅或其他含硅的导电材料。然而，在一些实施例中，也可视需要以其他材料或/及制作工艺方式来形成存储节点接触70。

半导体基底10中可形成多个字符线(word line)结构WL，而本实施例的字符线结构WL可为埋入式字符线(buried word line)，但并不以此为限。各字符线结构WL可沿第二方向D2延伸，且各字符线结构WL可包括一字符线介电层21、一字符线22以及一字符线盖层23，但并不以此为限。字符线结构WL可通过先于半导体基底10中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，也可视需要形成其他型式的字符线结构。此外，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝、钨、铜、钛铝合金或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

字符线结构WL上可设置掩模层例如第一掩模层24、第二掩模层25与第三掩模层26，位线结构BL可设置于第三掩模层26上，且位线结构BL与对应的主动区12之间的接触开孔(未绘示)可贯穿上述的掩模层而部分暴露出位线结构BL对应的主动区12。在一些实施例中，半导体存储装置100可更包括一衬层60围绕各存储节点接触70。衬层60可于第二方向D2上部分设置于各存储节点接触70以及与此存储节点接触70相邻设置的位线结构BL之间，且衬层60可于第一方向D1上部分设置于各存储节点接触70以及与此存储节点接触70相邻设置的隔离结构50P之间。上述的隔离结构50P、衬层60、第一掩模层24、第二掩模层25以及第三掩模层26的材料可分别包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，且可视制作工艺要求例如蚀刻选择比来调整上述各部件的材料。

请参阅图1至图10。图4至图10所绘示为本发明一实施例的半导体存储装置的制作方法示意图。图4、图5、图6、图8以及图10为立体示意图，而图7与图9为剖视图。图5绘示了图4之后的状况示意图，图6绘示了图5之后的状况示意图，图7为沿图6中C-C’剖线所绘示的剖视图，图8绘示了图6之后的状况示意图，图9为沿图8中D-D’剖线所绘示的剖视图，图10绘示了图8之后的状况示意图，而图1至图3可被视为绘示了图10之后的状况示意图。如图1至图3所示，本实施例之半导体存储装置的制作方法可包括下列步骤。首先，提供半导体基底10。在半导体基底10上形成多个位线结构BL。各位线结构BL沿第一方向D1延伸，且多个位线结构BL沿第二方向D2重复排列。在位线结构BL的侧壁上形成第一间隙壁41，在第一间隙壁41的侧壁上形成第二间隙壁42，并于第二间隙壁42的侧壁上形成第三间隙壁43。第三间隙壁43于第二方向D2上的第三厚度T3小于第二间隙壁42于第二方向D2上的第二厚度T2。在形成第三间隙壁43之后，在半导体基底10上形成多个隔离结构50P。各隔离结构50P于第二方向D2上位于相邻的两个位线结构BL之间。在半导体基底10上形成多个存储节点接触70，各存储节点接触70于第二方向D2上位于相邻的两个位线结构BL之间，且各存储节点接触70于第一方向D1上位于相邻的两个隔离结构50P之间。

进一步说明，本实施例的半导体存储装置100的制作方法可包括但并不限于下列步骤。首先，如图4所示，在半导体基底10上形成位线结构BL以及上述的第一间隙壁、第二间隙壁与第三间隙壁。请注意，图4、图5、图6、图8以及图10等立体示意图中为了简洁说明而未绘示出上述的第一间隙壁、第二间隙壁与第三间隙壁。然后，在半导体基底10上形成隔离结构。在一些实施例中，形成隔离结构的方法可包括下列步骤。如图5所示，形成一介电材料44覆盖位线结构BL以及半导体基底10。在一些实施例中，介电材料44可包括旋涂式介电材料(spin on dielectric，SOD)或其他填洞能力较佳的介电材料，使得介电材料44可形成于各位线结构BL之间。如图5至图6所示，在介电材料44形成之后，可进行一平坦化制作工艺例如化学机械研磨(chemical mechanical polishing，CMP)制作工艺移除位线结构BL上的介电材料44，并于介电材料44以及位线结构BL上形成图案化掩模45。如图6与图7所示，第一间隙壁41、第二间隙壁42以及第三间隙壁43位于各位线结构BL与介电材料44之间。

如图6至图9所示，移除部分的介电材料44，用以形成多个第一开孔H1贯穿介电材料44。在一些实施例中，可利用图案化掩模45当作蚀刻掩模对介电材料44进行蚀刻而形成第一开孔H1，且可于第一开孔H1形成之后将图案化掩模45移除，而被蚀刻的介电材料44可成为一介电图案44P。在一些实施例中，位于各位线结构BL以及对应第一开孔H1的介电材料44(也就是为了形成第一开孔H1所被移除的部分的介电材料44)之间的第二间隙壁42与第三间隙壁43可被形成第一开孔H1的步骤一并移除。换句话说，在形成第一开孔H1之后，第二间隙壁42以及第三间隙壁43于第二方向D2上并未位于各第一开孔H1以及与此第一开孔H1相邻的位线结构BL之间。

举例来说，用以形成第一开孔H1的蚀刻制作工艺可包括一干式蚀刻制作工艺，由于第三间隙壁43具有相对较薄的厚度，故可避免于干式蚀刻制作工艺过程中于第三间隙壁43的顶面形成过多副产物(例如聚合物)而造成第三间隙壁43残留于第一开孔H1与位线结构BL之间。此外，第二间隙壁42由于相关制作工艺需要(例如用以于后续制作工艺中被移除而形成空气间隙壁)而须具有一定厚度，故第三间隙壁43的第三厚度T3会小于第二间隙壁42的第二厚度T2。因此，通过相对减薄的第三间隙壁43可使得用以形成第一开孔H1的蚀刻制作工艺一并将第一开孔H1与位线结构BL之间的第三间隙壁43与第二间隙壁42移除。此外，由于位线盖层34的顶面于形成第一开孔H1的蚀刻制作工艺中会累积较多的蚀刻聚合物，故较易使蚀刻聚合物覆盖至与位线盖层34相邻的第一间隙壁41上而使得第一开孔H1与位线结构BL之间的第一间隙壁41不会被完全移除。

然后，如图8至图10以及图1至图3所示，形成隔离结构50P，而各隔离结构50P可形成于多个第一开孔H1中的一个之内。在一些实施例中，可通过于第一开孔H1中填入一隔离材料50并进行一回蚀刻制作工艺而形成多个互相分离的隔离结构50P，而隔离材料50可包括氮化物例如氮碳化硅或其他适合的绝缘材料。如图9、图1以及图2所示，由于位于各位线结构BL以及对应第一开孔H1的介电材料44之间的第二间隙壁42与第三间隙壁43可被形成第一开孔H1的蚀刻制作工艺一并移除，且第一间隙壁41可能会被形成第一开孔H1的蚀刻制作工艺部分蚀刻，故各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间于第二方向D2上的距离可小于或等于第一间隙壁41于第二方向D2上的厚度最大值。

如图8至图10以及图1至图3所示，于形成隔离结构50P之后，可移除介电材料44，用以形成多个第二开孔H2，而各第二开孔H2可于第一方向D1上位于相邻的两个隔离结构50P之间。在一些实施例中，移除介电材料44的方式可包括湿式蚀刻制作工艺例如BOE蚀刻制作工艺或其他适合的蚀刻制作工艺。然后，可于第二开孔H2中共形地(conformally)形成衬层60，衬层60可包括单层或多层的绝缘材料例如氧化硅、氮化硅或其他适合的绝缘材料。在衬层60形成之后，可自第二开孔H2向下进行蚀刻而将对应的主动区12暴露出，接着再于第二开孔H2中形成存储节点接触70，且各存储节点接触70可形成于多个第二开孔H2中的一个之内。

如图1至图3所示，第一间隙壁41的一部分于第二方向D2上位于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间。由于第二间隙壁42以及第三间隙壁43于第二方向D2上并未位于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间，故于第二方向D2上位于各隔离结构50P以及与此隔离结构50P相邻的位线结构BL之间的第一间隙壁41可直接接触此隔离结构50P与对应的位线结构BL。通过本发明的制作方法，可于形成隔离结构50P时避免第二间隙壁42与第三间隙壁43残留于隔离结构50P与位线结构BL之间进而影响后续形成的存储节点接触70的形状。在一些实施例中，各存储节点接触70于半导体存储装置100的上视图中的形状可为矩形而不具有朝向隔离结构50P与位线结构BL之间的区域延伸的尖端，故可改善存储节点接触70与位线结构BL之间的漏电流状况，由此提升半导体存储装置100的电性表现。

综上所述，在本发明的半导体存储装置以及其制作方法中，可利用控制各间隙壁的厚度状况来调整所形成的存储节点接触的形状，避免存储节点接触具有朝向隔离结构与位线结构之间的区域延伸的尖端，由此达到改善半导体存储装置电性表现的效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种半导体存储装置，其特征在于，包括：

半导体基底；

多个位线结构，设置于该半导体基底上，其中各该位线结构沿一第一方向延伸，且该多个位线结构沿一第二方向重复排列；

多个存储节点接触，设置于该半导体基底上，其中各该存储节点接触于该第二方向上设置于相邻的两个该位线结构之间；

多个隔离结构，设置于该半导体基底上，其中各该隔离结构于该第二方向上设置于相邻的两个该位线结构之间，且各该存储节点接触于该第一方向上设置于相邻的两个该隔离结构之间；

第一间隙壁，在该第二方向上部分设置于各该隔离结构以及与该隔离结构相邻的该位线结构之间，且在该第二方向上部分设置于各该存储节点接触以及与该存储节点接触相邻的该位线结构之间；

第二间隙壁，在该第二方向上设置于各该存储节点接触与该第一间隙壁之间；以及

第三间隙壁，在该第二方向上设置于各该存储节点接触与该第二间隙壁之间，其中该第三间隙壁于该第二方向上的厚度小于该第二间隙壁于该第二方向上的厚度，

其中各该隔离结构以及与该隔离结构相邻的该位线结构之间于该第二方向上的距离小于或等于该第一间隙壁于该第二方向上的厚度最大值。

2.如权利要求1所述的半导体存储装置，其中该第三间隙壁的材料组成不同于该第二间隙壁的材料组成。

3.如权利要求2所述的半导体存储装置，其中该第二间隙壁的该材料组成不同于该第一间隙壁的材料组成。

4.如权利要求1所述的半导体存储装置，其中于该第二方向上设置于各该隔离结构以及与该隔离结构相邻的该位线结构之间的该第一间隙壁直接接触该隔离结构与该位线结构。

5.如权利要求1所述的半导体存储装置，其中该第二间隙壁以及该第三间隙壁于该第二方向上未设置于各该隔离结构以及与该隔离结构相邻的该位线结构之间。

6.如权利要求1所述的半导体存储装置，其中各该存储节点接触于该半导体存储装置的上视图中的形状为一矩形。

7.如权利要求1所述的半导体存储装置，其中该第一间隙壁于该第二方向上的厚度小于该第二间隙壁于该第二方向上的该厚度。

8.一种半导体存储装置的制作方法，包括：

提供半导体基底；

在该半导体基底上形成多个位线结构，其中各该位线结构沿一第一方向延伸，且该多个位线结构沿一第二方向重复排列；

在该多个位线结构的侧壁上形成第一间隙壁；

在该第一间隙壁的侧壁上形成第二间隙壁；

在该第二间隙壁的侧壁上形成第三间隙壁，其中该第三间隙壁于该第二方向上的厚度小于该第二间隙壁于该第二方向上的厚度；

在形成该第三间隙壁之后，在该半导体基底上形成多个隔离结构，其中各该隔离结构于该第二方向上位于相邻的两个该位线结构之间；以及

在该半导体基底上形成多个存储节点接触，其中各该存储节点接触于该第二方向上位于相邻的两个该位线结构之间，且各该存储节点接触于该第一方向上位于相邻的两个该隔离结构之间，

其中各该隔离结构以及与该隔离结构相邻的该位线结构之间于该第二方向上的距离小于或等于该第一间隙壁于该第二方向上的厚度最大值。

9.如权利要求8所述的半导体存储装置的制作方法，其中形成该多个隔离结构的步骤包括：

在该多个位线结构之间形成介电材料，其中该第一间隙壁、该第二间隙壁以及该第三间隙壁位于各该位线结构与该介电材料之间；

移除部分的该介电材料，用以形成多个第一开孔贯穿该介电材料，其中各该隔离结构形成于该多个第一开孔中的一个之内；以及

在形成该多个隔离结构之后，移除该介电材料，用以形成多个第二开孔，其中各该第二开孔于该第一方向上位于相邻的两个该隔离结构之间。

10.如权利要求9所述的半导体存储装置的制作方法，其中位于各该位线结构以及对应该多个第一开孔的该介电材料之间的该第二间隙壁与该第三间隙壁是被形成该多个第一开孔的步骤移除。

11.如权利要求10所述的半导体存储装置的制作方法，其中于形成该多个第一开孔之后，该第二间隙壁以及该第三间隙壁于该第二方向上并未位于各该第一开孔以及与该第一开孔相邻的该位线结构之间。

12.如权利要求9所述的半导体存储装置的制作方法，其中各该存储节点接触形成于该多个第二开孔中的一个之内。

13.如权利要求8所述的半导体存储装置的制作方法，其中该第三间隙壁的材料组成不同于该第二间隙壁的材料组成。

14.如权利要求13所述的半导体存储装置的制作方法，其中该第二间隙壁的该材料组成不同于该第一间隙壁的材料组成。

15.如权利要求8所述的半导体存储装置的制作方法，其中该第一间隙壁的一部分于该第二方向上位于各该隔离结构以及与该隔离结构相邻的该位线结构之间，且于该第二方向上位于各该隔离结构以及与该隔离结构相邻的该位线结构之间的该第一间隙壁直接接触该隔离结构与该位线结构。

16.如权利要求8所述的半导体存储装置的制作方法，其中该第二间隙壁以及该第三间隙壁于该第二方向上并未位于各该隔离结构以及与该隔离结构相邻的该位线结构之间。

17.如权利要求8所述的半导体存储装置的制作方法，其中各该存储节点接触于该半导体存储装置的一上视图中的形状为一矩形。

18.如权利要求8所述的半导体存储装置的制作方法，其中该第一间隙壁于该第二方向上的厚度小于该第二间隙壁于该第二方向上的该厚度。

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