CN115513206A - 半导体存储器结构及其形成方法 - Google Patents
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Abstract
本发明实施例提供一种半导体存储器结构，其包含半导体基板、设置于半导体基板上的位线、设置于位线一侧的介电衬层、设置于半导体基板上的电容接触件、以及设置于半导体基板上的填充件。位线沿着第一方向延伸。介电衬层包含设置于位线的侧壁上的第一氮化物衬层、设置于第一氮化物衬层的侧壁上的氧化物衬层、以及设置于氧化物衬层的侧壁上的第二氮化物衬层。在垂直第一方向的第二方向上，电容接触件借由第一氮化物衬层、氧化物衬层以及第二氮化物衬层与位线间隔。在第二方向上，填充件的宽度大于电容接触件的宽度。本发明实施例亦提供形成一种上述半导体存储器结构的方法。
Description
技术领域
本发明有关于一种半导体存储器结构，且特别是有关于动态随机存取存储器的电容接触件。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取存储器装置内的器件密度以及改善其整体表现，目前动态随机存取存储器装置的制造技术持续朝向器件尺寸的微缩化而努力。
然而，当器件尺寸持续缩小时，许多挑战随之而生。举例而言，在自对准刻蚀制造工艺中难以清除边角的材料，导致后续形成的电容接触件容易于边角有短路的情形。因此，业界仍需要改进动态随机存取存储器装置的制造方法，以克服器件尺寸缩小所产生的问题。
发明内容
本发明实施例提供一种半导体存储器结构，其包含半导体基板、设置于半导体基板上的位线、设置于位线一侧的介电衬层、设置于半导体基板上的电容接触件、以及设置于半导体基板上的填充件。位线沿着第一方向延伸。介电衬层包含设置于位线的侧壁上的第一氮化物衬层、设置于第一氮化物衬层的侧壁上的氧化物衬层、以及设置于氧化物衬层的侧壁上的第二氮化物衬层。在垂直第一方向的第二方向上，电容接触件借由第一氮化物衬层、氧化物衬层以及第二氮化物衬层与位线间隔。在第二方向上，填充件的宽度大于电容接触件的宽度。
本发明实施例提供一种半导体存储器结构的形成方法，其包含提供半导体基板；形成多个位线于半导体基板上；形成介电衬层于位线的侧壁上；形成介电材料层于所述多个位线之间；于介电材料层中形成开口，其中开口的侧壁露出部分的第二氮化物衬层；沿着开口的侧壁，侧向(laterally)移除部分的第二氮化物衬层与氧化物衬层，直到露出氧化物衬层；形成填充件于开口中；以及以电容接触件置换剩余的介电材料层。位线沿着第一方向延伸。形成所述介电衬层的步骤包括：形成第一氮化物衬层于位线的侧壁上；形成氧化物衬层于第一氮化物衬层的侧壁上；以及形成第二氮化物衬层于氧化物衬层的侧壁上。
本发明实施例借由移除部分的氮化物衬层与氧化物衬层，可使两两电容接触件在靠近位线处的距离增加，而减少短路的情形。
附图说明
让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
图1是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
图2是根据本发明的一些实施例，绘示对应于图1中剖线A-A’的半导体存储器结构的剖面图。
图3-图5是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
图6是根据本发明的一些实施例，绘示对应于图5的半导体存储器结构的部分俯视图。
图7是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
图8是根据本发明的一些实施例，绘示对应于图7的半导体存储器结构的部分俯视图。
图9是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
图10是根据本发明的一些实施例，绘示对应于图9的半导体存储器结构的部分俯视图。
图11是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
图12是根据本发明的一些实施例，绘示对应于图11的半导体存储器结构的部分俯视图。
图13-图14是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
附图标号
10:半导体存储器结构
100:半导体基板
110:隔离部件
200:位线
210,220:盖层
230,240,250:导电层
260,270,280:介电层
300:介电衬层
305:间隔物
310:第一氮化物衬层
320,320’:氧化物衬层
330,330’,330”:第二氮化物衬层
400,400’,400”:介电材料层
500:条状光刻胶
600:填充件
700:电容接触件
C:凹口
H,H’,H”:开口
D1:第一方向
D2:第二方向
Le,Le’,Lm,Lm’:距离/宽度
R:圆角
Z:高度方向
具体实施方式
以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的器件。
本发明实施例借由移除部分的介电衬层，可减少后续形成的多个电容接触件于边角处因距离过短而产生短路的问题，借以提高半导体效能。
图1是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。图2是根据本发明的一些实施例，绘示对应于图1中剖线A-A’的半导体存储器结构的剖面图。在一些实施例中，半导体存储器结构10是动态随机存取存储器(DRAM)阵列(array)的一部分。
如图1及图2所示，提供半导体基板100。在一些实施例中，半导体基板100可以是元素半导体基板，例如硅基板、或锗基板；或化合物半导体基板，例如碳化硅基板、或砷化镓基板。在一些实施例中，半导体基板100可以是绝缘体上的半导体(semiconductor-on-insulator，SOI)基板。
如图2所示，于半导体基板100中设置隔离部件110。在一些实施例中，半导体基板100中设置隔离部件110以定义出主动区。在一些实施例中，隔离部件110可包含氮化物或氧化物，例如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)、及/或前述的组合。隔离部件110的形成可包含图案化制造工艺(例如光刻制造工艺和刻蚀制造工艺)、沉积制造工艺(例如化学气相沉积(chemical vapor deposition，CVD))、平坦化制造工艺(例如化学机械抛光(chemical mechanical polish，CMP))。在一些实施例中，刻蚀制造工艺可包含干刻蚀制造工艺，例如反应式离子刻蚀(reactive ion etching，RIE)、中性粒子束刻蚀(neutral beametch，NBE)、感应耦合等离子体刻蚀(inductive coupled plasma etch)、适合的刻蚀制造工艺或上述的组合等等。
在一些实施例中，在半导体基板中更埋设字线(未绘示)。在一些实施例中，字线作为栅极，并包含栅极介电层、栅极衬层、以及栅极电极(未绘示)。
如图1与图2所示，于半导体基板100上形成多个位线200，其沿着第一方向D1延伸。在一些实施例中，位线200包含导电层230、240与250及位于其上的介电层260、270与280。借由上层的介电层260、270与280，可保护下方膜层(例如导电层230、240与250)在后续制造工艺中免于受到损害。
在一些实施例中，导电层230、240与250包含掺杂的复晶硅、金属、或金属氮化物，例如钨(W)、钛(Ti)及氮化钛(TiN)等。在一些实施例中，介电层260、270与280包含氮化物或氧化物，例如氮化硅或氧化硅等。
如图2所示，设置于隔离部件110(或隔离区)上的位线200更包含盖层210与220，其设置于导电层230与隔离部件110之间。在一些实施例中，盖层210与220可包含氧化硅(例如热氧化硅、四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物)、氮化硅(SiN)或氮氧化硅(SiON)。在一些实施例中，未设置于隔离部件110(或主动区)上的位线200中的导电层230更延伸至半导体基板100中。
如图1与图2所示，于位线200的侧壁上形成介电衬层300。详细来说，形成介电衬层300的步骤包括共形性地(conformally)形成第一氮化物材料层(未绘示)于位线200的顶表面上与侧壁上以及于半导体基板100上；共形性地形成氧化物材料层(未绘示)于第一氮化物材料层上；移除于位线200的顶表面上与半导体基板100的顶表面上的第一氮化物材料层与氧化物材料层，以形成第一氮化物衬层310与氧化物衬层320；最后，共形性地形成第二氮化物衬层330于位线200的顶表面上、氧化物衬层320的侧壁上与于半导体基板100上。
在一些实施例中，在形成第一氮化物材料衬层的步骤之后更包含形成间隔物305于延伸至半导体基板100中的导电层230的两侧，以有效隔绝导电层230与后续形成的电容接触件并避免短路。
在一些实施例中，第一与第二氮化物衬层310与330包含相同的材料，例如氮化硅，氧化物衬层320包含氧化硅。
在一些实施例中，氧化物衬层320夹设于第一氮化物衬层310与第二氮化物衬层330之间，借以防止位线200与后续形成的电容接触件之间产生寄生电容。
接着，请参照图3-图4，图3-图4是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。
如图3所示，于位线200之间及之上毯覆性地(blanketly)形成介电材料层400。具体来说，介电材料层400形成于介电衬层300上，并完全填入位线200之间的空隙。
在一些实施例中，介电材料层400的材料可包含氧化硅、氮氧化硅、硅酸磷玻璃(phosphosilicate glass，PSG)、硅硼玻璃(borophosphosilicate glass，BPSG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、有机硅酸玻璃(organosilicate glass，OSG)、SiOxCy、旋涂式玻璃(spin-on glass，SOG)、低介电常数介电材料，其他适合的材料等。在一些实施例中，介电材料层400的形成可包含沉积制造工艺，例如化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、或原子层沉积(atomic layerdeposition，ALD)等等。
如图4所示，进行平坦化制造工艺移除部分介电材料层400，使得剩余的介电材料层400’的顶表面与位线200的顶表面上的介电衬层300齐平。接着，于与第一方向D1垂直的第二方向D2上间隔形成条状光刻胶500于介电衬层300与剩余的介电材料层400’的顶表面上。
在一些实施例中，平坦化制造工艺可包含化学机械抛光(CMP)或回刻蚀制造工艺。在一些实施例中，条状光刻胶500的形成可包含光刻制造工艺，其包含光刻胶涂布、曝光前烘烤、使用遮罩曝光、显影等等。
接着，请参照图5-图6，图5是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。图6是根据本发明的一些实施例，绘示对应于图5的半导体存储器结构的部分俯视图。
如图5-图6所示，移除部分介电材料层400’与部分第二氮化物衬层330。详细来说，使用条状光刻胶500作为刻蚀遮罩，移除条状光刻胶500正下方以外的介电材料层400’，而大致上不移除位线200与介电衬层300，以形成开口H，并留下条状光刻胶500正下方的介电材料层400”。接着，移除条状光刻胶500，并移除位于位线200的顶表面上与半导体基板100上的第二氮化物衬层330，仅留下位于位线200侧壁上的第二氮化物衬层330’。
在此，“大致上不移除/刻蚀”可包含完全不移除/刻蚀、些微移除/刻蚀(相较于目标物的厚度的3％以下)。
在一些实施例中，开口H的侧壁露出部分的第二氮化物衬层330’，而开口H的底部露出半导体基板100。在一些实施例中，开口H具有圆角R，其位于第二氮化物衬层330’的侧壁上。在一些实施例中，在第一方向D1上，开口H与介电材料层400”交错排列。
如图6所示，开口H是由介电衬层300与介电材料层400”的侧壁定义而成。
在一些实施例中，部分介电材料层400’的移除包含刻蚀制造工艺，例如具有刻蚀选择性的干刻蚀。举例来说，使用高碳氟比的刻蚀气体(如C4F8)，以达到介电材料层400’对位线200与介电衬层300的高选择比。在一些实施例中，对介电材料层400’的刻蚀速率与对位线200与介电衬层300的刻蚀速率的比为约10:1-30:1，例如约15:1-25:1。
在一些实施例中，部分第二氮化物衬层330的移除包含刻蚀制造工艺，例如使用高含氢气体(如CH2F2)非等向性干刻蚀，以移除位线200上与半导体基板100上的第二氮化物衬层330而大致上不移除位线200侧壁上的第二氮化物衬层330。
在一些实施例中，在高度方向Z上，位线200的高度在移除部分第二氮化物衬层330的刻蚀制造工艺之前与之后可大致上不变。在另一些实施例中，在高度方向Z上，位线200上方膜层，例如介电层280，可能受移除部分第二氮化物衬层330的刻蚀制造工艺的影响而部分被移除，因此位线200在刻蚀制造工艺之后的高度较移除部分第二氮化物衬层330的刻蚀制造工艺之前的高度低。
由于刻蚀制造工艺并无法完全移除位于条状光刻胶500正下方以外的介电材料层400’，例如部分欲去除的介电材料层400’可能残留于边角处，因此所形成的开口H具有圆角R，开口H在第一方向D1上只有最大宽度Lm，但由于圆角的形成，开口H在位线200的宽度缩小为Le(Le<Lm)。也就是说，两两介电材料层400”之间的距离Lm在靠近位线200处因圆角的产生而缩小至Le。
由于剩下的介电材料层400”后续将置换为电容接触件，介电材料层400”之间的距离过近，将导致靠近位线200处的两两电容接触件之间的距离过近而产生短路的问题。本发明实施例将说明解决上述问题的手段，以克服电容接触件短路的问题，详情请见后文所述。
接着，请参照图7-图10，图7、图9是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。图8、图10是根据本发明的一些实施例，绘示分别对应于图7、图9的半导体存储器结构的部分俯视图。
如图7-图8所示，沿着开口H的侧壁，侧向移除部分的第二氮化物衬层330’，直到露出氧化物衬层320，以形成不连续的第二氮化物衬层330”。在一些实施例中，沿着第二方向D2扩大开口H而沿着第一方向D1维持原样，而形成开口H’。相较于开口H，开口H’的圆角R更接近位线200。
在一些实施例中，开口H’同时露出第二氮化物衬层330”与氧化物衬层320。在一些实施例中，在第一方向D1上，第二氮化物衬层330”与开口H’交错排列。
在一些实施例中，部分第二氮化物衬层330’的移除包含刻蚀制造工艺，例如具有刻蚀选择性的等向性干刻蚀，以刻蚀暴露于开口两侧侧壁的第二氮化物衬层330。举例来说，使用含氢气体(如CH2F2或CH3F等)的干刻蚀，以达到第二氮化物衬层330’对氧化物衬层320的高选择比。在一些实施例中，对第二氮化物衬层330’的刻蚀速率与对氧化物衬层320的刻蚀速率的比为约25:1以上，例如约25:1-40:1。此外，在此实施例中，氧化物衬层320可作为刻蚀停止层。
如图9-图10所示，沿着开口H’的侧壁，侧向移除部分的氧化物衬层320，直到露出第一氮化物衬层310，以形成不连续的氧化物衬层320’。在一些实施例中，沿着第二方向D2扩大开口H’而沿着第一方向D1维持原样，而形成开口H”。相较于开口H’，开口H”的圆角R更接近位线200。
在一些实施例中，开口H”同时露出第二氮化物衬层330”、氧化物衬层320’与第一氮化物衬层310。在一些实施例中，在第一方向D1上，氧化物衬层320’与开口H”交错排列。
在一些实施例中，氧化物衬层320’与介电材料层400”包含相同的材料，例如氧化硅。在此实施例中，由于在第二方向D2上，介电材料层400”的厚度远大于氧化物衬层320’，因此即使移除部分的氧化物衬层320’，仍可大致上不移除介电材料层400”。
在一些实施例中，部分氧化物衬层320的移除包含刻蚀制造工艺，例如具有刻蚀选择性的湿刻蚀，以刻蚀暴露于开口两侧侧壁上的氧化物衬层320。此外，在此刻蚀制造工艺中，第一氮化物衬层310可作为刻蚀停止层。
在使用湿刻蚀的实施例中，可利用刻蚀剂来调控刻蚀选择性，例如刻蚀氧化物时可大致上不刻蚀氮化物。湿刻蚀所使用的刻蚀剂可包含缓冲氧化物刻蚀液(bufferedoxide etch，BOE)、氢氟酸稀释溶液(diluted HF，DHF)等。
由于移除了部分第二氮化物衬层330’与氧化物衬层320，圆角R由开口的中心沿着第二方向D2向位线200推进，使得在第一方向D1上两两介电材料层400”(后续将取代为电容接触件)之间的距离可大致上维持相同(Le’约等于Lm’)，以避免后续形成的电容接触件短路。
接着，请参照图11-图12，图11是根据本发明的一些实施例，绘示形成半导体存储器结构在不同阶段的立体图。图12是根据本发明的一些实施例，绘示对应于图11的半导体存储器结构的部分俯视图。
如图11-图12所示，形成填充件600于开口H”中。在一些实施例中，填充件600可包含氮化物，例如氮化硅、氮氧化硅等。在一些实施例中，填充件600的形成包含以沉积制造工艺沉积填充材料，再以平坦化制造工艺或刻蚀制造工艺移除过多的填充材料，使得填充件600的顶表面大致上与位线200的顶表面齐平。在一些实施例中，填充件600的顶表面、位线200的顶表面与介电材料层400”的顶表面大致上共平面。
在一些实施例中，由于填充件600完全覆盖开口H”，因此填充件600也具有圆角R。在此实施例中，圆角R直接接触介电衬层300，例如同时直接接触第一与第二氮化物衬层310与330”及氧化物衬层320。
在一些实施例中，填充件600与第一氮化物衬层310包含相同的材料，例如氮化硅。也就是说，第一氮化物衬层310与填充件600之间并无界线。在第一氮化物衬层310与填充件600皆为氮化硅的实施例中，在第二方向D2上，位线200与氮化硅交错排列。
在一些实施例中，填充件600与介电材料层400”包含不同的材料，例如填充件600包含氮化硅而介电材料层400”包含氧化硅，以利于后续选择性移除介电材料层400”。
接着，请参照图13-图14，以电容接触件700置换介电材料层400”。详细来说，完全移除介电材料层400”，以形成凹口C；以及以导电材料填充凹口C，以形成电容接触件700。
在一些实施例中，在第二方向D2上，电容接触件700借由第一氮化物衬层310、氧化物衬层320’、第二氮化物衬层330”与位线200间隔，而填充件600仅借由第一氮化物衬层310与位线200间隔。也可以说，在任意两位线200之间的第二方向D2上，填充件600的宽度大于电容接触件700的宽度。
本发明实施例中电容接触件700与位线200之间设置第一氮化物衬层310、氧化物衬层320’、第二氮化物衬层330”而填充件600与位线200之间设置第一氮化物衬层310，可在确保整体电性的情况下，进一步减少短路的问题。
在一些实施例中，填充件600的圆角R直接接触介电衬层300而大致上不直接接触电容接触件700，以减少两两电容接触件700之间短路的可能性。在一些实施例中，在第一方向D1上，电容接触件700与填充件600交错排列。
相较于不移除部分氮化物衬层与氧化物衬层的情况，本发明实施例借由移除部分氮化物衬层与氧化物衬层，并将填充件的圆角推进至介电衬层中，可减少两两电容接触件在靠近位线处因圆角的距离过短而产生的短路问题。
在一些实施例中，介电材料层400”的移除包含刻蚀制造工艺，例如具有刻蚀选择性的湿刻蚀，以刻蚀介电材料层400”直到完全露出填充件600的侧壁。在一些实施例中，凹口C延伸并露出填充件600之间的半导体基板100的顶表面。
在一些实施例中，湿刻蚀所使用的刻蚀剂可包含缓冲氧化物刻蚀液(BOE)，以在大致上不移除填充件600与介电衬层300的情况下完全移除介电材料层400”。
在一些实施例中，导电材料可包含掺杂的复晶硅、金属、或金属硅化物等。金属可包含钨、铝、铜、金、银、上述的合金或其他合适的金属材料。金属硅化物可包含硅化钴。
应注意的是，在形成电容接触件700之后仍可形成额外的部件，例如电容、金属层与介电层等等，以完成存储器件(如动态随机存取存储器(DRAM))的制作。
综上所述，本发明实施例借由移除部分的氮化物衬层与氧化物衬层，可使两两电容接触件在靠近位线处的距离增加，而减少短路的情形。
虽然本发明以前述的实施例所述如上，然其并非用以限定本发明。本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与修改。因此本发明的保护范围当视前附的权利要求范围所界定者为准。
Claims (10)
1.一种半导体存储器结构，其特征在于，包括：
半导体基板；
位线，设置于所述半导体基板上，并沿着第一方向延伸；
介电衬层，设置于所述位线的一侧，其中所述介电衬层包括：
第一氮化物衬层，设置于所述位线的侧壁上；
氧化物衬层，设置于所述第一氮化物衬层的侧壁上；以及
第二氮化物衬层，设置于所述氧化物衬层的侧壁上；
电容接触件，设置于所述半导体基板上，其中在垂直于所述第一方向的第二方向上，所述电容接触件借由所述第一氮化物衬层、所述氧化物衬层以及所述第二氮化物衬层与所述位线间隔；以及
填充件，设置于所述半导体基板上，其中在所述第二方向上，所述填充件的宽度大于所述电容接触件的宽度。
2.如权利要求1所述的半导体存储器结构，其特征在于，在所述第一方向上，所述第一氮化物衬层为连续设置，且所述氧化物衬层与所述第二氮化物衬层为不连续设置。
3.如权利要求1所述的半导体存储器结构，其特征在于，在俯视图中，所述填充件具有圆角，其中所述圆角直接接触所述介电衬层。
4.如权利要求3所述的半导体存储器结构，其特征在于，所述圆角不直接接触所述电容接触件。
5.如权利要求1所述的半导体存储器结构，其特征在于，在所述第一方向上，所述填充件与所述电容接触件交错排列。
6.如权利要求1所述的半导体存储器结构，其特征在于，在所述第二方向上，所述填充件仅借由所述第一氮化物衬层与所述位线间隔。
7.一种半导体存储器结构的形成方法，其特征在于，包括：
提供半导体基板；
形成多个位线于所述半导体基板上，且所述多个位线沿着第一方向延伸；
形成介电衬层于所述多个位线的侧壁上，其中形成所述介电衬层的步骤包括：
形成第一氮化物衬层于所述多个位线的侧壁上；
形成氧化物衬层于所述第一氮化物衬层的侧壁上；以及
形成第二氮化物衬层于所述氧化物衬层的侧壁上；
形成介电材料层于所述多个位线之间；
于所述介电材料层中形成开口，其中所述开口的侧壁露出部分的所述第二氮化物衬层；
沿着所述开口的侧壁，侧向移除部分的所述第二氮化物衬层，直到露出所述氧化物衬层；
形成填充件于所述开口中；以及
以电容接触件置换剩余的所述介电材料层。
8.如权利要求7所述的半导体存储器结构的形成方法，其特征在于，侧向移除部分的所述第二氮化物衬层的步骤包括沿着与所述第一方向垂直的第二方向扩大所述开口。
9.如权利要求7所述的半导体存储器结构的形成方法，其特征在于，形成所述介电材料层的步骤包括：
沉积介电材料于所述介电衬层上；以及
平坦化所述介电材料，以形成所述介电材料层，其中所述介电材料层的顶表面与所述介电衬层的顶表面齐平。
10.如权利要求7所述的半导体存储器结构的形成方法，其特征在于，形成所述第二氮化物衬层的步骤包括：形成所述第二氮化物衬层于所述多个位线的顶表面上、与在所述多个位线之间的半导体基板上；以及
其中形成所述开口的步骤更包括：移除所述多个位线的顶表面上与在所述多个位线之间的所述半导体基板上的所述第二氮化物衬层，以露出所述半导体基板。
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