CN110581103A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，主要先形成一第一位线结构于一基底上，然后形成一第一间隙壁于第一位线结构旁，形成一层间介电层于第一间隙壁旁，去除部分层间介电层以及部分第一间隙壁并暴露出第一位线结构侧壁，之后再形成一第一存储节点接触隔离结构于第一位线结构旁，其中第一存储节点接触隔离结构直接接触第一位线结构以及第一间隙壁。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器(Dynamic Random Access Memory,DRAM)元件的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要先形成一第一位线结构于一基底上，然后形成一第一间隙壁于第一位线结构旁，形成一层间介电层于第一间隙壁旁，去除部分层间介电层以及部分第一间隙壁并暴露出第一位线结构侧壁，之后再形成一第一存储节点接触隔离结构于第一位线结构旁，其中第一存储节点接触隔离结构直接接触第一位线结构以及第一间隙壁。
本发明另一实施例公开一种半导体元件，其主要包含：一位线结构设于一基底上；一间隙壁设于该位线结构以及该基底之间；以及一存储节点接触隔离结构设于该位线结构旁并设于该间隙壁上。
本发明又一实施例公开一种半导体元件，其主要包含：一第一位线结构沿着一第一方向延伸于一基底上；一第一间隙壁沿着该第一方向延伸于该第一位线结构旁；以及一第一存储节点接触隔离结构沿着一第二方向延伸于该第一位线结构旁，其中该第一存储节点接触隔离结构直接接触该第一位线结构以及该第一间隙壁。
附图说明
图1为本发明制作一动态随机存取存储器元件的上视图；
图2至图4为图1中沿着切线AA’方向制作动态随机存取存储器元件的方法示意图；
图5至图7为图1中沿着切线BB’方向制作动态随机存取存储器元件的方法示意图；
图8为图1中两相邻位线结构间的局部放大上视图。
主要元件符号说明
10 动态随机存取存储器元件 12 位线结构
14 字符线 16 基底
18 主动区(有源区) 20 存储单元区
22 栅极 24 浅沟绝缘
26 位线结构 28 位线结构
30 第一间隙壁 32 第二间隙壁
34 导电层 36 金属层
38 掩模层 40 堆叠层
42 衬垫层 44 层间介电层
46 第三间隙壁 48 位线结构
50 图案化掩模 52 开口
54 介电层 56 存储节点接触隔离结构
58 阻障层 60 导电层
62 存储结点接触 64 间隙壁
66 间隙壁 68 存储节点接触隔离结构
具体实施方式
请参照图1至图8，图1至图8为本发明一实施例制作动态随机存取存储器元件的方法示意图，其中图1为本发明制作一DRAM动态随机存取存储器元件的上示图，图2至图4为图1中沿着切线AA’方向制作动态随机存取存储器元件的方法示意图，图5至图7为图1中沿着切线BB’方向制作动态随机存取存储器元件的方法示意图，图8则为图1中位于二相邻位线结构间的局部放大上视图。
本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线或位线结构12、26、28、48及字符线14的电压信号。
如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(active area,AA)18。此外，基底16上还定义有一存储单元区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(word line,WL)14与多个位线(bit line,BL)结构12、26、28、48较佳形成于存储单元区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储单元区20的元件上视图并省略了位于周边区的元件。
在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。
另一方面，位线结构12、26、28、48是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳于后续制作工艺中形成接触插塞，例如包括位线接触插塞(bit line contact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storage node)接触插塞(图未示)来电连接一电容。
以下针对形成字符线14(或又称埋入式字符线)后的制作进行说明。首先如图2及图5所示，先形成前述的位线或位线结构12、26、28、48于存储单元区20以及栅极结构(图未示)于周边区。在本实施例中，位线结构、12、26、28、48下方的基底16内可设有例如字符线14、浅沟隔离24以及主动区18，各位线结构12、26、28、48两侧分别设有第一间隙壁30以及第二间隙壁32，其中图5所示的位线结构12、28可包含一非金属导电层34、一选择性阻障层(图未示)、一金属层36以及一掩模层38，而位线结构26、48则包含一由氧化物-氮化物-氧化物所构成的堆叠层40、一非金属导电层34、一选择性阻障层(图未示)、一金属层36以及一掩模层38。在本实施例中，非金属导电层34可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，阻障层可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，金属层36可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而掩模层38可包括氮化硅、氮氧化硅、氮碳化硅(SiCN)或其他适合的绝缘材料。
接着依序形成一衬垫层42以及一层间介电层44于存储单元区20的位线结构12、26、28、48、基底16以及浅沟隔离24上以及周边区的栅极结构上，其中衬垫层42于周边区可作为一接触洞蚀刻停止层而于存储单元区20则较佳成为一第三间隙壁46设于第二间隙壁32侧壁。在本实施例中，第一间隙壁30以及第三间隙壁46较佳包含相同材料而第二间隙壁32较佳与第一间隙壁30及第三间隙壁46由不同材料所构成，例如本实施例的第一间隙壁30及第三间隙壁46较佳由氮化硅或氮碳化硅所构成而第二间隙壁32则由氧化硅所构成。但不局限于此材料组合，依据本发明其他实施例第一间隙壁30以及第三间隙壁46可由第一种介电材料所构成而第二间隙壁32可由第二种介电材料所构成，同时三者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。层间介电层44较佳由氧化物，例如四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)所构成，但不局限于此。
随后进行一平坦化制作工艺，例如利用化学机械研磨(chemical mechanicalpolishing,CMP)制作工艺去除部分衬垫层42以及部分层间介电层44，再形成一图案化掩模50于部分位线结构12、26、28、48上。值得注意的是，本阶段所形成的图案化掩模50较佳沿着Y方向覆盖两相邻字符线之间的位置(亦即图1中沿着切线BB’的方向)，因此图5中沿着切线BB’的位线结构12、26、28、48以及层间介电层44上较佳设有图案化掩模50但图2沿着切线AA’的位线结构12、26、28、48以及层间介电层44上是裸露出来且无覆盖任何图案化掩模50。
随后如图3及图6所示，利用图案化掩模50进行一次或一次以上蚀刻制作工艺去除部分层间介电层44以及部分间隙壁并暴露出位线结构12、26、28、48侧壁，之后再去除图案化掩模50。更具体而言，本阶段所进行的蚀刻制作工艺较佳去除图2中沿着切线AA’方向所设置位线结构12、26、28、48间的所有层间介电层44与间隙壁包括第一间隙壁30、第二间隙壁32及第三间隙壁46，以于位线结构12、26、28、48间形成开口52并由此暴露出位线结构12、26、28、48侧壁。图6中沿着切线BB’方向所设置的位线结构12、26、28、48上方在蚀刻过程中由于有图案化掩模50遮蔽，因此在蚀刻制作工艺后位线结构12、26、28、48侧壁的第一间隙壁30、第二间隙壁32、第三间隙壁46以及层间介电层44仍存在。在本实施例中，蚀刻制作工艺所使用的蚀刻剂较佳选自由六氟丁二烯(C4F6)以及三氟甲烷(CHF3)所构成的群组，但不局限于此。
然后如图4所示，形成一介电层54于位线结构12、26、28、48间的开口52内并填满各开口52，接着再利用平坦化制作工艺，例如利用CMP去除部分介电层54使剩余的介电层54切齐位线结构12、26、28、48上表面，以于位线结构12、26、28、48间形成存储节点接触隔离结构(storage node contact isolation)56。在本实施例中，存储节点接触隔离结构56较佳包含氮碳化硅(SiCN)等介电材料，但不局限于此。
接着如图7所示，先利用光刻及蚀刻制作工艺去除图6沿着BB’方向所设置位线结构12、26、28、48间的部分层间介电层44以及部分第三间隙壁46，以于位线结构12、26、28、48间形成接触洞(图未示)。然后依序形成一选择性阻障层58以及一导电层60于接触洞内。之后再利用平坦化制作工艺例如CMP或另一道蚀刻制作工艺去除部分导电层60及部分阻障层58以形成存储结点接触62。在本实施例中，阻障层58可包含氮化钛、氮化钽或其组合，导电层60可包含铝、铬、铜、钽、钼、钨或其组合且最佳为钨。至此及完成本发明一实施例的动态随机存取存储器元件的制作。
请继续参照图8，图8为图1中两相邻位线结构12、26间的局部放大上视图。如图8所示，本发明的半导体元件再经由上述制作工艺后主要包含二相邻位线结构例如位线结构12以及位线结构26沿着第一方向(例如X方向)延伸于基底16上，间隙壁64包含前述的第一间隙壁30、第二间隙壁32及第三间隙壁46沿着第一方向延伸于位线结构12，间隙壁66包含前述的第一间隙壁30、第二间隙壁32及第三间隙壁46沿着第一方向延伸于位线结构26旁，存储节点接触隔离结构56以及存储节点接触隔离结构68沿着第二方向(例如Y方向)延伸于位线结构12以及位线结构26之间，以及一存储节点接触62设于存储节点接触隔离结构56以及存储节点接触隔离结构68之间。
其中存储节点接触隔离结构56直接接触位线结构12、设于位线结构12侧壁的间隙壁64、位线结构26、设于位线结构26侧壁的间隙壁66以及存储节点接触62。同样存储节点接触隔离结构68直接接触位线结构12、设于位线结构12侧壁的间隙壁64、位线结构26、设于位线结构26侧壁的间隙壁66以及存储节点接触62。另外设于中间的存储节点接触62则直接接触设于位线结构12侧壁的间隙壁64、设于位线结构26侧壁的间隙壁66、存储节点接触隔离结构56以及存储节点接触隔离结构68。从另一角度来看，各间隙壁64、66分别包含前述图3所形成的开口52暴露出部分位线结构12、26侧壁，而存储节点接触隔离结构56、68则经由开口52深入间隙壁64、66内直接接触位线结构12、26。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (14)

1.一种制作半导体元件的方法，其特征在于，包含：
形成一第一位线结构于一基底上；
形成一第一间隙壁于该第一位线结构旁；
形成一层间介电层于该第一间隙壁旁；
去除部分该层间介电层以及部分该第一间隙壁并暴露出该第一位线结构侧壁；以及
形成一第一存储节点接触隔离结构于该第一位线结构旁，其中该第一存储节点接触隔离结构直接接触该第一位线结构以及该第一间隙壁。
2.如权利要求1所述的方法，另包含：
形成该第一位线结构以及一第二位线结构于该基底上；
形成该第一间隙壁于该第一位线结构旁以及一第二间隙壁于该第二位线结构旁；
形成该层间介电层于该第一间隙壁以及该第二间隙壁之间；
去除部分该层间介电层、部分该第一间隙壁以及部分该第二间隙壁并暴露出该第一位线结构侧壁以及该第二位线结构侧壁；以及
形成该第一存储节点接触隔离结构于该第一位元件结构以及该第二位线结构之间，其中该第一存储节点接触隔离结构直接接触该第一位线结构、该第一间隙壁、该第二位线结构以及该第二间隙壁。
3.如权利要求2所述的方法，另包含形成该第一存储节点接触隔离结构以及一第二存储节点接触隔离结构于该第一位线结构以及该第二位线结构之间。
4.如权利要求3所述的方法，其中该第二存储节点接触隔离结构直接接触该第一位线结构、该第一间隙壁、该第二位线结构以及该第二间隙壁。
5.如权利要求3所述的方法，另包含形成一存储节点接触于该第一存储节点接触隔离结构以及该第二存储节点接触隔离结构之间。
6.如权利要求5所述的方法，其中该存储节点接触直接接触该第一间隙壁、该第二间隙壁、该第一存储节点接触隔离结构以及该第二存储节点接触隔离结构。
7.如权利要求1所述的方法，其中该第一存储节点接触隔离结构包含氮碳化硅。
8.一种半导体元件，其特征在于，包含：
第一位线结构，沿着一第一方向延伸于一基底上；
第一间隙壁，沿着该第一方向延伸于该第一位线结构旁；以及
第一存储节点接触隔离结构，沿着一第二方向延伸于该第一位线结构旁，其中该第一存储节点接触隔离结构直接接触该第一位线结构以及该第一间隙壁。
9.如权利要求8所述的半导体元件，另包含：
第二位线结构，沿着该第一方向延伸于该基底上；
第二间隙壁，沿着该第一方向延伸于该第二位线结构旁；以及
该第一存储节点接触隔离结构设于该第一位线结构以及该第二位线结构之间，其中该第一存储节点接触隔离结构直接接触该第一位线结构、该第一间隙壁、该第二位线结构以及该第二间隙壁。
10.如权利要求9所述的半导体元件，另包含第二存储节点接触隔离结构，设于该第一位线结构以及该第二位线结构之间。
11.如权利要求10所述的半导体元件，其中该第二存储节点接触隔离结构直接接触该第一位线结构、该第一间隙壁、该第二位线结构以及该第二间隙壁。
12.如权利要求10所述的半导体元件，另包含存储节点接触，设于该第一存储节点接触隔离结构以及该第二存储节点接触隔离结构之间。
13.如权利要求12所述的半导体元件，其中该存储节点接触直接接触该第一间隙壁、该第二间隙壁、该第一存储节点接触隔离结构以及该第二存储节点接触隔离结构。
14.如权利要求8所述的半导体元件，其中该第一存储节点接触隔离结构包含氮碳化硅。
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