KR20140016663A - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20140016663A
KR20140016663A KR1020120083537A KR20120083537A KR20140016663A KR 20140016663 A KR20140016663 A KR 20140016663A KR 1020120083537 A KR1020120083537 A KR 1020120083537A KR 20120083537 A KR20120083537 A KR 20120083537A KR 20140016663 A KR20140016663 A KR 20140016663A
Authority
KR
South Korea
Prior art keywords
spacer
bit line
storage node
node contact
bit
Prior art date
Application number
KR1020120083537A
Other languages
English (en)
Inventor
이종필
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120083537A priority Critical patent/KR20140016663A/ko
Priority to US13/719,044 priority patent/US8860110B2/en
Publication of KR20140016663A publication Critical patent/KR20140016663A/ko
Priority to US14/514,207 priority patent/US9099302B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

비트라인 기생 캐패시턴스를 감소시키면서 비트라인과 스토리지전극 간의 단락을 방지하는 구조의 반도체 소자 및 그 제조방법이 개시되어 있다.
본 발명의 반도체 소자는, 반도체기판 상에 형성된 복수의 비트라인, 비트라인 사이의 층간절연막을 관통하여 배치된 스토리지노드콘택, 비트라인과 스토리지노드콘택 사이에 배치된 삼중 구조의 비트라인스페이서, 및 스토리지노드콘택 상부에 형성된 스토리지전극을 포함한다. 본 발명의 비트라인스페이서는, 비트라인과 인접하는 제1 스페이서와, 스토리지노드콘택과 인접한 제3 스페이서, 및 제1 및 제3 스페이서 사이에 배치되며, 하부는 제1 또는 제3 스페이서보다 유전율이 낮은 물질로 이루어지고, 상부는 제1 또는 제3 스페이서와 동일한 물질로 이루어진 제2 스페이서를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 삼중 구조의 비트라인스페이서를 구비하는 반도체 소자 및 그 제조방법에 관한 것이다.
하나의 트랜지스터와 하나의 캐패시터로 이루어지는 디램(DRAM)의 경우, 캐패시터는 통상 비트라인 사이에 형성된 스토리지노드콘택(SNC)에 랜딩되고 스토리지노드콘택은 반도체기판과 접촉되는 구조를 하고 있다. 캐패시터 형성 과정에서 스토리지노드 콘택 형성을 위한 포토리소그래피 공정시 얼라인 정도가 일정 수준을 벗어나게 되면 스토리지노드 콘택을 일정 수준 벗어나 비트라인의 일부와 스토리지전극이 동시에 접촉하게 되는데, 비트라인 상부는 절연막으로 보호되기 때문에 어느 정도의 동시 접촉은 허용될 수 있다.
한편, 최근의 DRAM 소자에서는 센스 앰프(sense amplifier)를 동작시키기가 점점 어려워지고 있는데, 그 이유는 캐패시터의 정전용량(Cs) 대비 비트라인 캐패시턴스(Cb)를 줄이기 어렵기 때문이다. 비트라인과 스토리지노드 콘택 사이의 기생 캐패시턴스는 메모리소자의 고집적화, 소형화 및 고속화에 따라 더욱 중요한 문제로 인식되고 있다. 특히 최근에는 반도체소자의 크기가 나노미터급 극미세 소자까지 작아짐에 따라 소자의 개발공정에서 비트라인과 스토리지노드 콘택 사이의 기생 캐패시턴스는 소자 형성시 중요한 문제로 작용하고 있다.
비트라인 캐패시턴스(Cb)를 줄여보려는 방법의 일환으로, 비트라인의 측벽에 형성되는 절연막의 유전상수를 줄이는 방법이 시도되고 있다. 그 중, 질화막을 증착한 후 일정 두께를 산화시켜 질화막 대비 유전상수가 절반 정도로 낮은 산화막을 형성하고, 다시 질화막을 증착하여 전체 절연막의 유전상수를 낮추는 NON(Nitride-Oxide-Nitride) 스페이서 구조가 알려져 있다.
도 1은 NON 구조의 비트라인스페이서를 구비하는 디램(DRAM)의 일 예를 도시한 단면도이다. 도면에서, 설명의 편의를 위하여 랜딩 플러그 콘택 등의 구조들은 생략되었다.
도 1을 참조하면, 반도체기판(100) 상에 도전층(102)과 하드마스크층(104)의 적층 구조로 이루어진 비트라인 스택(110)이 배치되고, 비트라인 스택(110) 사이에 스토리지노드 콘택(120)이 배치된다. 비트라인 스택(110)의 측벽에는 NON 구조의 스페이서(130)가 배치되어 스토리지노드 콘택(120)과 비트라인 스택(110) 사이가 분리되도록 하고 있다.
도시된 바와 같이, 캐패시터의 스토리지 전극(140)을 한정하기 위한 사진식각 공정에서 얼라인이 일정 수준을 벗어나게 되면, NON 스페이서(130)의 일부가 노출된다. 이 상태에서 식각공정을 진행하면 최종 하부 스토리지노드 콘택(120)이 오픈되는 시점에서 NON 스페이서(130)의 산화막(134)이 질화막(132, 136)에 비해 식각률이 높기 때문에 더 많이 식각된다. 경우에 따라서 NON 스페이서(130)의 산화막(134)이 질화막(132, 136)에 비해 과도하게 식각되는데, 이때 캐패시터의 스토리지 전극(140)과 비트라인의 도전층(102) 사이에 단락(short)이 발생하여 소자의 불량으로 이어지게 된다.
본 발명이 해결하려는 과제는, 비트라인 기생 캐패시턴스를 감소시키면서 비트라인과 스토리지전극 간의 단락을 방지하는 구조의 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자는, 반도체기판 상에 형성된 복수의 비트라인, 비트라인 사이의 층간절연막을 관통하여 배치된 스토리지노드콘택, 비트라인과 스토리지노드콘택 사이에 배치된 삼중 구조의 비트라인스페이서, 및 스토리지노드콘택 상부에 형성된 스토리지전극을 포함하고, 상기 비트라인스페이서는, 비트라인과 인접하는 제1 스페이서와, 스토리지노드콘택과 인접한 제3 스페이서, 및 제1 및 제3 스페이서 사이에 배치되며, 하부는 제1 또는 제3 스페이서보다 유전율이 낮은 물질로 이루어지고, 상부는 제1 또는 제3 스페이서와 동일한 물질로 이루어진 제2 스페이서를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 제1 및 제3 스페이서는 질화막으로 이루어지고, 제2 스페이서의 하부는 산화막으로 이루어질 수 있다.
실시예에 있어서, 상기 비트라인은 도전층과, 상기 도전층 상에 배치된 하드마스크층으로 이루어질 수 있다.
실시예에 있어서, 상기 제2 스페이서 중 하부의 높이가 상기 도전층보다 높은 것이 바람직하다.
본 발명에 따른 반도체 소자의 제조방법은, 소정 공정이 완료된 반도체기판 상에 복수의 비트라인을 형성하는 단계와, 비트라인의 측벽에 삼중 구조의 비트라인스페이서를 형성하는 단계와, 비트라인스페이서를 포함하는 전면에 층간절연막을 형성하는 단계와, 층간절연막을 관통하여 반도체기판과 접속하는 스토리지노드콘택을 형성하는 단계와, 비트라인스페이서의 일부를 식각하여 리세스시키는 단계와, 비트라인스페이서의 리세스된 영역을 절연막으로 채우는 단계, 및 스토리지노드콘택과 접속하는 스토리지전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 비트라인은 비트라인 도전층과 하드마스크층이 적층된 구조를 포함할 수 있다.
상기 비트라인스페이서는 비트라인에 인접한 제1스페이서와, 상기 스토리지노드콘택에 인접한 제3스페이서와, 상기 제1스페이서 및 제3스페이서 사이에 배치되며, 상부와 하부가 서로 다른 물질로 이루어진 제2스페이서로 이루어질 수 있다.
실시예에 있어서, 상기 제1스페이서와 제3스페이서는 질화막으로 형성하고, 상기 제2스페이서의 하부는 상기 제1 및 제3스페이서보다 유전율이 낮은 물질로 형성할 수 있다.
바람직하게, 상기 제2스페이서의 하부는 산화막으로 형성할 수 있다.
상기 비트라인스페이서를 형성하는 단계에서, 상기 제2스페이서는 라디컬(radical) 산화, 습식(wet) 산화 또는 건식(dry) 산화 방법으로 형성할 수 있다.
상기 스토리지노드콘택을 형성하는 단계는, 상기 층간절연막을 식각하여 상기 비트라인 사이의 반도체기판을 노출하는 스토리지노드 콘택홀을 형성하는 단계와, 상기 스토리지노드 콘택홀을 채우도록 도전막을 형성하는 단계, 및 상기 스토리지노드 콘택홀 내에만 남도록 상기 도전막을 식각하는 단계를 포함할 수 있다.
상기 스토리지노드 콘택홀 내에만 남도록 상기 도전막을 식각하는 단계는 화학기계적연마(CMP) 방법으로 수행할 수 있다.
상기 비트라인스페이서의 일부를 리세스하는 단계는, 산화막 식각액을 사용한 습식식각 방식으로 수행할 수 있다.
상기 비트라인스페이서의 일부를 리세스하는 단계는, 50:1 ∼ 300:1의 농도의 BOE 용액을 사용하여 100 ∼ 500초 동안 식각하거나, 50:1 ∼ 100:1의 농도의 불산(HF) 용액을 사용하여 100 ∼ 300초 동안 식각하는 방법으로 수행할 수 있다.
상기 비트라인스페이서의 일부를 리세스하는 단계에서, 상기 비트라인 도전층의 높이보다 높게 잔류하도록 리세스하는 것이 바람직하다.
상기 비트라인스페이서의 리세스된 영역을 절연막으로 채우는 단계에서, 상기 리세스된 영역을 질화막으로 채우는 것이 바람직하다.
상기 비트라인스페이서의 리세스된 영역을 절연막으로 채우는 단계에서, 상기 비트라인 상부에 일정 두께의 절연막이 적층되어 상기 절연막이 식각정지막으로 작용하도록 할 수 있다.
상기 스토리지전극을 형성하는 단계는, 상기 비트라인스페이서의 리세스된 영역을 절연막으로 채운 결과물 상에 희생막을 형성하는 단계와, 상기 스토리지노드콘택이 노출되도록 상기 희생막을 패터닝하는 단계와, 결과물 상에 도전막을 형성하는 단계, 및 셀 단위로 한정되도록 상기 도전막을 패터닝하는 단계를 포함할 수 있다.
본 발명의 반도체 소자 및 그 제조방법에 따르면, 스토리지전극을 형성하는 과정에서 하부 영역과의 미스얼라인(misalign)이 발생하더라도 비트라인스페이서의 상부 영역이 질화막으로 이루어져 있기 때문에, 비트라인스페이서의 산화막의 빠른 식각율로 인해 스토리지전극과 비트라인의 도전층이 도통하는 현상을 방지할 수 있다.
비트라인스페이서의 상부 영역만 질화막으로 치환되고 비트라인 도전층의 측면에는 여전히 산화막 스페이서가 존재하므로 비트라인과 스토리지노드콘택 사이의 캐패시턴스에는 영향을 미치지 않는다.
도 1은 NON 구조의 비트라인 스페이서를 구비하는 디램(DRAM)의 일 예를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 차례대로 도시한 단면도들이다.
이하, 본 발명의 일 측면에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 2를 참조하면, 소정 공정이 완료된 반도체기판(200) 상부에 제1 층간절연막(202)에 의해 분리된 복수 개의 랜딩플러그콘택(204)이 배치되고, 랜딩플러그콘택(204) 및 제1 층간절연막(202)을 포함하는 구조물 상에 제2 층간절연막(206)이 배치된다. 제2 층간절연막(206) 상에는 복수 개의 비트라인(210)들이 배치되고, 각각의 비트라인(210) 사이에는 스토리지노드콘택(250)이 배치된다. 비트라인(210)과 스토리지노드콘택(250) 사이에는 절연막으로 이루어진 비트라인스페이서(220)가 배치되어, 비트라인(210)과 스토리지노드콘택(250) 사이를 전기적으로 분리하고 있다.
비트라인(210)은 비트라인 도전층과 하드마스크가 적층된 구조일 수 있다.
비트라인스페이서(220)는 삼중 구조로 이루어져 있다. 즉, 비트라인(210)과 인접한 제1 스페이서(221)와, 스토리지노드콘택(250)과 인접한 제3 스페이서(223), 그리고 제1 및 제3 스페이서 사이에 배치되며, 하부는 제1 또는 제3 스페이서보다 유전율이 낮은 물질로 이루어지고, 상부는 제1 또는 제3 스페이서와 동일한 물질로 이루어진 제2 스페이서(222)로 이루어져 있다. 제1 스페이서(221)와 제3 스페이서(223)는 동일한 물질로 이루어지는데, 산화막 식각액에 대해 비교적 식각률이 낮은 절연막, 예를 들면 질화막으로 이루어질 수 있다. 제2 스페이서의 하부(222)는 질화막에 비해 유전율이 낮은 물질, 바람직하게는 산화막으로 이루어질 수 있다. 제2 스페이서의 하부 영역을 구성하는 산화막으로는, 예를 들면 이산화실리콘(SiO2) 계열의 산화막으로, O3-BPSG, HDP, 열산화막, O3-USG, PSG, Si-Ri-Ox(실리콘이 다량 함유된 산화막), PE-TEOS 및 PE-USG로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 이와 같이 비트라인스페이서(220)가 N(질화막)-O(산화막)-N(질화막)의 삼중 구조를 가질 경우, 산화막의 낮은 유전율로 인해 비트라인(210)과 스토리지노드콘택(250) 사이의 기생 캐패시턴스를 감소시킬 수 있다.
스페이서를 포함하는 비트라인의 상부에는 식각정지막(260) 및 희생산화막(270)이 배치되고, 식각정지막 및 희생산화막이 제거된 영역에는 스토리지전극(290)이 스토리지노드콘택(250) 접속되도록 배치된다. 경우에 따라서, 상기 희생산화막(270) 또는 희생산화막(270)과 식각정지막(260)의 일부는 제거될 수 있다. 희생산화막(270)은 실린더형 스토리지전극(290)을 형성하기 위한 몰드막으로서 사용되며, 식각정지막(260)은 상기 희생막에 대해 식각선택비를 가져, 스토리지전극이 형성될 영역을 한정하기 위하여 희생산화막(270)을 식각할 때 하부 구조물들이 식각되지 않도록 하는 역할을 한다. 식각정지막(260)은 통상 질화막으로 형성하는데, 도면에서는 제2 스페이서(222)의 상부영역과 동일한 물질로 형성된 것으로 도시되어 있지만, 식각정지막과 제2 스페이서의 상부영역이 다른 물질로 이루어질 수도 있다.
본 발명의 반도체 소자에 따르면, 도시된 바와 같이, 스토리지전극(290)을 형성하는 과정에서 하부 영역과의 미스얼라인(misalign)이 발생하더라도 비트라인스페이서(220)의 상부 영역은 질화막(260)으로 이루어져 있기 때문에, 비트라인스페이서의 산화막의 빠른 식각율로 인해 스토리지전극(290)과 비트라인(210)의 도전층이 도통하는 현상은 일어나지 않는다.
또한, 비트라인스페이서의 상부 영역만 질화막으로 치환되고 비트라인 도전층의 측면에는 여전히 산화막 스페이서가 존재하므로 비트라인(210)과 스토리지노드콘택(250) 사이의 캐패시턴스에는 영향을 미치지 않는다.
다음으로, 본 발명의 일 실시예에 따른 삼중 구조의 비트라인스페이서를 구비하는 반도체 소자의 제조방법을 상세히 설명한다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 차례대로 도시한 단면도들이다.
도 3을 참조하면, 소자분리막 및 게이트라인(또는 워드라인)을 포함하는 트랜지스터 등의 소정 공정이 완료된 반도체기판(200) 상부에 제1 층간절연막(202)을 형성한 후, 제1 층간절연막(202)을 관통하여 반도체기판(200)의 일부, 바람직하게는 트랜지스터의 소스/드레인영역에 연결되는 랜딩플러그콘택(204)을 형성한다.
랜딩플러그콘택(204)을 포함한 제1 층간절연막(202) 상에 제2 층간절연막(206)을 형성한 후, 제2 층간절연막(206)의 소정 표면 상에 복수의 비트라인(210)을 형성한다. 일 예에서, 비트라인(210)은 배리어메탈, 텅스텐막 및 하드마스크질화막의 순서로 적층된 라인 패턴일 수 있다.
비트라인(210)을 포함하는 반도체기판의 전면에 비트라인스페이서 절연막을 증착한 후 에치백하여 비트라인(210)의 측벽에 접하는 비트라인스페이서(220)를 형성한다. 여기서, 비트라인스페이서(220)는 기생캐패시턴스 감소 등의 목적으로 질화막과, 질화막보다 유전율이 낮은 절연막을 포함하여 삼중 구조로 형성한다. 바람직하게, 삼중 구조의 비트라인스페이서(220)는 질화막(221)-질화막보다 유전율이 낮은 절연막(222)-질화막(223)의 구조로 형성할 수 있다. 질화막보다 유전율이 낮은 절연막으로는 이산화실리콘(SiO2) 계열의 산화막으로, 예를 들면 O3-BPSG, HDP, 열산화막, O3-USG, PSG, Si-Ri-Ox(실리콘이 다량 함유된 산화막), PE-TEOS 및 PE-USG 로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다. 일 예에서, 비트라인(210)을 포함하는 결과물 상에 예를 들면 질화막(221)을 100 ∼ 250Å 정도의 두께로 증착한 후 라디칼 산화(radical oxidation), 습식 산화(wet oxidation) 또는 건식 산화(dry oxidation) 등의 방식을 적용하여 산화막(222)을 형성하고, 이어서 다시 질화막(223)을 100 ∼ 250Å 정도의 두께로 증착한다. 증착된 질화막 및 산화막을 식각하여 NON 구조의 비트라인스페이서(220)를 형성한다.
이와 같이 NON 구조의 비트라인스페이서(220)를 형성할 경우, 산화막(222)의 낮은 유전율로 인해 비트라인과 스토리지노드콘택 간의 기생 캐패시턴스를 감소시킬 수 있다.
도 4를 참조하면, 비트라인(210) 사이를 채울 때까지 전면에 제3 층간절연막(230)을 증착한다. 제3 층간절연막(230)은 예를 들면 BPSG막으로 형성할 수 있으며, 하부 구조에 의한 표면 굴곡을 완화시키기 위해 추가로 화학기계적연마(CMP) 등의 평탄화 공정을 진행할 수 있다.
이어서, 제3 층간절연막(230) 상에 하드마스크(235)를 형성한다. 하드마스크(235)는 후속 감광막 패턴을 이용한 식각공정의 한계를 극복하기 위해 도입하는 것으로, 바람직하게는 폴리실리콘으로 형성할 수 있다. 하드마스크(235) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 스토리지노드콘택이 형성될 영역을 노출하는 감광막 패턴(도시되지 않음)을 형성한다. 이어서, 감광막 패턴을 식각마스크로 하여 하드마스크(235)를 식각하고, 잔류하는 감광막 패턴 및 하드마스크(235)를 식각마스크로 이용한 스토리지노드콘택 식각 공정을 진행한다. 즉, 잔류하는 감광막 패턴 및 하드마스크(235)를 식각 마스크로 이용하여 제3 층간절연막(230), 제2 층간절연막(206)을 식각하여 비트라인(210) 사이의 랜딩플러그 콘택(204) 표면을 노출하는 스토리지노드 콘택홀(240)을 형성한다. 이 식각공정은 자기정렬콘택식각(Self Aligned Contact; SAC) 방식으로 진행할 수 있으며, 스토리지노드 콘택홀(240)의 형성이 완료되는 시점에서 감광막 패턴은 모두 소모되어 잔류하지 않는다.
도 5를 참조하면, 스토리지노드 콘택홀이 형성된 반도체기판에 대해 세정을 실시한 다음, 스토리지노드 콘택홀을 채울 때까지 전면에 도전물질, 예를 들면 폴리실리콘막을 증착한다. 이어, 하드마스크로 사용된 폴리실리콘막까지 선택적으로 제거하여 스토리지노드 콘택홀에 매립되는 스토리지노드 콘택(250)을 형성한다.
이어서, NON 구조의 비트라인스페이서(220) 중에서 산화막(222)을 일정 깊이 식각하여 리세스시킨다. 이때, 산화막(222)을 리세스시키는 깊이는 비트라인 도전층 상의 하드마스크층보다 깊지 않도록 하는 것이 바람직하다. 즉, 잔류하는 산화막(222)의 높이가 비트라인 도전층 높이보다 높게 잔류하도록 한다.
산화막(222)을 리세스시키는 공정은 산화막 식각액을 사용하여 수행할 수 있다. 예를 들면, 50:1 ∼ 300:1의 농도의 BOE 용액을 사용하여 100 ∼ 500초 동안 식각하거나, 50:1 ∼ 100:1의 농도의 불산(HF) 용액을 사용하여 100 ∼ 300초 동안 식각하거나, 또는 산화막 식각액을 사용하여 10 ∼ 30초 동안 실시할 수 있다.
도 6을 참조하면, 비트라인스페이서(220)의 일부가 리세스된 상태에서 전면에 질화막(260)을 일정 두께 형성한다. 질화막(260)은 상기 산화막(222)이 리세스된 부분을 채우고 비트라인(210) 상부로 일정 두께 적층될 수 있는 정도의 두께로 형성하는 것이 바람직하다. 질화막(260)은 저압화학기상증착(LP-CVD) 방식으로 형성할 수 있다.
상기 질화막(260)은 비트라인스페이서(220)의 리세스된 영역을 채워 후속 산화막 식각액을 사용한 세정 또는 희생산화막 식각 단계에서 비트라인스페이서(220)가 식각되는 것을 방지하는 동시에, 스토리지전극 형성을 위한 패터닝 단계에서 식각 정지막 역할을 한다. 상기 질화막(260)은 비트라인스페이서(220)의 산화막(222) 전체를 치환하는 것이 아니라 비트라인 하드마스크 측벽 부분의 산화막의 일부만을 치환하는 것이므로, 전체적인 비트라인 캐패시턴스(Cb)에는 영향을 미치지 않는다.
다음에, 스토리지전극 패턴을 형성하기 위하여 결과물 상에 희생산화막(270)을 일정 두께 형성한다. 희생산화막(270) 상에, 스토리지전극이 형성될 영역을 한정하는 감광막 패턴(280)을 형성한다. 상기 감광막 패턴(280)을 형성하는 포토리소그래피 공정에서, 하부 스토리지노드콘택(250)과의 미스얼라인(misalgin)이 발생할 수 있다. 도면은 스토리지전극이 형성될 영역을 한정하는 감광막 패턴(280)과 스토리지노드콘택(250) 사이에 미스얼라인(misalgin)이 발생한 상태를 나타내 보이고 있다.
도 7을 참조하면, 감광막 패턴을 식각마스크로 하여 희생산화막(270)과 질화막(260)을 식각하여 스토리지노드콘택(250)을 노출시킨다. 이때, 이전 단계에서 발생한 미스얼라인으로 인해 비트라인스페이서(220)의 상부가 노출되거나, 경우에 따라서는 도시된 바와 같이 일부 식각될 수도 있다. 그러나, 비트라인스페이서(220) 중 산화막(222)의 상부가 질화막(260)으로 치환되어 있기 때문에 산화막이 질화막보다 빠르게 식각되어 리세스되는 현상은 일어나지 않는다.
이어서, 스토리지노드콘택(250)이 노출된 결과물 상에 예를 들면 티타늄(Ti), 티타늄나이트라이드(TiN) 또는 이들의 적층막을 일정 두께 증착한 후, 셀 단위로 한정하기 위한 식각 공정을 진행하여 스토리지전극(290)을 형성한다. 계속해서 희생산화막(270)을 식각하여 스토리지전극을 표면적을 증가시키는 공정을 진행할 수도 있다.
상술한 본 발명에 따르면, NON 구조의 비트라인 스페이서의 산화막의 일부를 세정액 또는 산화막 식각제에 대해 식각 선택비를 갖는 질화막으로 치환함으로써, 산화막 식각액을 사용한 세정 또는 식각 공정에서 비트라인스페이서의 산화막이 빠르게 식각되어 비트라인과 스토리지전극 사이에 단락이 발생하는 문제를 해소할 수 있다. 이때, 비트라인 하드마스크층 측벽의 산화막의 일부가 질화막으로 치환되는 것이므로, 비트라인 캐패시턴스에는 영향을 주지 않으면서 비트라인 도전층의 노출을 근본적으로 방지할 수 있다.
이상에서는 도면 및 실시예를 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200.....반도체기판 202, 230.....층간절연막
204.....랜딩플러그콘택 210.....비트라인
220.....비트라인스페이서 240.....스토리지노드콘택홀
250.....스토리지노드콘택 260.....질화막
270.....희생산화막 290.....스토리지전극

Claims (20)

  1. 반도체기판 상에 형성된 복수의 비트라인;
    상기 비트라인 사이의 층간절연막을 관통하여 배치된 스토리지노드콘택;
    상기 비트라인과 스토리지노드콘택 사이에 배치된 삼중 구조의 비트라인스페이서; 및
    상기 스토리지노드콘택 상부에 형성된 스토리지전극을 포함하고,
    상기 비트라인스페이서는,
    상기 비트라인과 인접한 제1 스페이서와, 상기 스토리지노드콘택과 인접한 제3 스페이서, 및 상기 제1 스페이서와 제3 스페이서 사이에 배치되며, 하부는 상기 제1 또는 제3 스페이서보다 유전율이 낮은 물질로 이루어지고, 상부는 상기 제1 또는 제3 스페이서와 동일한 물질로 이루어진 제2 스페이서를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제3 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 스페이서의 하부는 산화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 비트라인은 도전층과, 상기 도전층 상에 배치된 하드마스크층으로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 제1항 및 제4항에 있어서,
    상기 제2 스페이서 중 하부의 높이가 상기 도전층보다 높은 것을 특징으로 하는 반도체 소자.
  6. 반도체기판 상에 복수의 비트라인을 형성하는 단계;
    상기 비트라인의 측벽에 삼중 구조의 비트라인스페이서를 형성하는 단계;
    상기 비트라인스페이서를 포함하는 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 반도체기판과 접속하는 스토리지노드콘택을 형성하는 단계;
    상기 비트라인스페이서의 일부를 식각하여 리세스시키는 단계;
    상기 비트라인스페이서의 리세스된 영역을 절연막으로 채우는 단계; 및
    상기 스토리지노드콘택과 접속하는 스토리지전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 비트라인은 비트라인 도전층과 하드마스크층이 적층된 구조를 포함하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 비트라인스페이서는,
    상기 비트라인에 인접한 제1스페이서와,
    상기 스토리지노드콘택에 인접한 제3스페이서와,
    상기 제1스페이서 및 제3스페이서 사이에 배치되며, 상부와 하부가 서로 다른 물질로 이루어진 제2스페이서로 이루어진 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제1스페이서와 제3스페이서는 질화막으로 이루어지고,
    상기 제2스페이서의 하부는 상기 제1 및 제3스페이서보다 유전율이 낮은 물질로 형성하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 제2스페이서의 하부는 산화막으로 형성하는 반도체 소자의 제조방법.
  11. 제6항에 있어서,
    상기 비트라인스페이서를 형성하는 단계에서, 상기 제2스페이서는,
    라디컬(radical) 산화, 습식(wet) 산화 또는 건식(dry) 산화 방법으로 형성하는 반도체 소자의 제조방법.
  12. 제6항에 있어서,
    상기 스토리지노드콘택을 형성하는 단계는,
    상기 층간절연막을 식각하여, 상기 비트라인 사이의 반도체기판을 노출하는 스토리지노드 콘택홀을 형성하는 단계와,
    상기 스토리지노드 콘택홀을 채우도록 도전막을 형성하는 단계, 및
    상기 스토리지노드 콘택홀 내에만 남도록 상기 도전막을 식각하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 스토리지노드 콘택홀 내에만 남도록 상기 도전막을 식각하는 단계는 화학기계적연마(CMP) 방법으로 수행하는 반도체 소자의 제조방법.
  14. 제6항에 있어서,
    상기 비트라인스페이서의 일부를 리세스하는 단계는,
    산화막 식각액을 사용한 습식식각 방식으로 수행하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 비트라인스페이서의 일부를 리세스하는 단계는,
    50:1 ∼ 300:1의 농도의 BOE 용액을 사용하여 100 ∼ 500초 동안 식각하는 반도체 소자의 제조방법.
  16. 제14항에 있어서,
    상기 비트라인스페이서의 일부를 리세스하는 단계는,
    50:1 ∼ 100:1의 농도의 불산(HF) 용액을 사용하여 100 ∼ 300초 동안 식각하는 반도체 소자의 제조방법.
  17. 제14항에 있어서,
    상기 비트라인스페이서의 일부를 리세스하는 단계에서,
    상기 비트라인 도전층의 높이보다 높게 잔류하도록 리세스하는 반도체 소자의 제조방법.
  18. 제6항에 있어서,
    상기 비트라인스페이서의 리세스된 영역을 절연막으로 채우는 단계에서,
    상기 리세스된 영역을 질화막으로 채우는 반도체 소자의 제조방법.
  19. 제6항에 있어서,
    상기 비트라인스페이서의 리세스된 영역을 절연막으로 채우는 단계에서,
    상기 비트라인 상부에 일정 두께의 절연막이 적층되어 상기 절연막이 식각정지막으로 작용하도록 형성하는 반도체 소자의 제조방법.
  20. 제6항에 있어서,
    상기 스토리지전극을 형성하는 단계는,
    상기 비트라인스페이서의 리세스된 영역을 절연막으로 채운 결과물 상에 희생막을 형성하는 단계와,
    상기 스토리지노드콘택이 노출되도록 상기 희생막을 패터닝하는 단계와,
    결과물 상에 도전막을 형성하는 단계, 및
    셀 단위로 한정되도록 상기 도전막을 패터닝하는 단계를 포함하는 반도체 소자의 제조방법.





KR1020120083537A 2012-07-30 2012-07-30 반도체 소자 및 그 제조방법 KR20140016663A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120083537A KR20140016663A (ko) 2012-07-30 2012-07-30 반도체 소자 및 그 제조방법
US13/719,044 US8860110B2 (en) 2012-07-30 2012-12-18 Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same
US14/514,207 US9099302B2 (en) 2012-07-30 2014-10-14 Semiconductor devices including spacers on sidewalls of conductive lines and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120083537A KR20140016663A (ko) 2012-07-30 2012-07-30 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20140016663A true KR20140016663A (ko) 2014-02-10

Family

ID=49994100

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120083537A KR20140016663A (ko) 2012-07-30 2012-07-30 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US8860110B2 (ko)
KR (1) KR20140016663A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017087066A1 (en) * 2015-11-20 2017-05-26 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140016663A (ko) 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
JP2015041674A (ja) * 2013-08-21 2015-03-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
US10050118B2 (en) * 2014-05-05 2018-08-14 Globalfoundries Inc. Semiconductor device configured for avoiding electrical shorting
KR102186928B1 (ko) * 2014-07-18 2020-12-04 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
JP6320572B2 (ja) * 2015-01-21 2018-05-09 富士フイルム株式会社 マルチ階層メニュー選択装置、マルチ階層メニュー選択装置の作動方法、およびマルチ階層メニュー選択装置の作動プログラム
KR102255834B1 (ko) 2015-03-20 2021-05-26 삼성전자주식회사 반도체 장치 및 이의 제조방법
KR102371892B1 (ko) 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN109256382B (zh) * 2017-07-12 2021-06-22 华邦电子股份有限公司 动态随机存取存储器及其制造方法
KR102396583B1 (ko) * 2017-11-09 2022-05-11 삼성전자주식회사 메모리 소자 및 이의 제조방법
CN107946302A (zh) * 2017-12-06 2018-04-20 睿力集成电路有限公司 半导体存储器及其制造方法
CN107895721B (zh) * 2017-12-08 2023-10-13 长鑫存储技术有限公司 存储器及其形成方法
CN110364484B (zh) * 2018-04-10 2022-04-19 华邦电子股份有限公司 半导体装置及其制造方法
CN110581103B (zh) * 2018-06-07 2022-04-12 联华电子股份有限公司 半导体元件及其制作方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
US10707215B2 (en) 2018-08-22 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor devices, and related semiconductor devices, memory devices, and electronic systems
KR102633069B1 (ko) * 2019-02-20 2024-02-05 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN113517288B (zh) * 2020-04-10 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100339683B1 (ko) * 2000-02-03 2002-06-05 윤종용 반도체 집적회로의 자기정렬 콘택 구조체 형성방법
US6555865B2 (en) 2001-07-10 2003-04-29 Samsung Electronics Co. Ltd. Nonvolatile semiconductor memory device with a multi-layer sidewall spacer structure and method for manufacturing the same
KR100545866B1 (ko) * 2004-04-27 2006-01-24 삼성전자주식회사 커패시터 및 그 제조 방법
KR100604911B1 (ko) * 2004-10-20 2006-07-28 삼성전자주식회사 하부전극 콘택을 갖는 반도체 메모리 소자 및 그 제조방법
KR100630746B1 (ko) 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
KR100753049B1 (ko) * 2005-11-28 2007-08-30 주식회사 하이닉스반도체 반도체소자의 스토리지노드콘택플러그 형성 방법
KR20070098319A (ko) 2006-03-31 2007-10-05 주식회사 하이닉스반도체 질화막―산화막―질화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
KR20090010486A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 반도체 메모리 소자 및 그 형성방법
KR20120012593A (ko) 2010-08-02 2012-02-10 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101177999B1 (ko) * 2010-11-04 2012-08-28 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20120086637A (ko) * 2011-01-26 2012-08-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
JP2013051250A (ja) * 2011-08-30 2013-03-14 Elpida Memory Inc 半導体装置及びその製造方法
KR20140016663A (ko) 2012-07-30 2014-02-10 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017087066A1 (en) * 2015-11-20 2017-05-26 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning
US10103032B2 (en) 2015-11-20 2018-10-16 Tokyo Electron Limited Methods of forming etch masks for sub-resolution substrate patterning

Also Published As

Publication number Publication date
US8860110B2 (en) 2014-10-14
US20140027924A1 (en) 2014-01-30
US20150044868A1 (en) 2015-02-12
US9099302B2 (en) 2015-08-04

Similar Documents

Publication Publication Date Title
KR20140016663A (ko) 반도체 소자 및 그 제조방법
US9318495B2 (en) Semiconductor device including capacitor and double-layer metal contact and fabrication method thereof
US8841195B2 (en) Semiconductor device with multi-layered storage node and method for fabricating the same
KR101116359B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
US20030062543A1 (en) Semiconductor device and its manufacture
KR20080072176A (ko) 반도체 장치 및 그 형성 방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100693879B1 (ko) 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법
JP2005019988A (ja) 半導体装置及びその製造方法
KR100699915B1 (ko) 반도체 장치 및 그 제조 방법
KR100764336B1 (ko) 반도체소자의 저장전극 및 그 제조방법
KR100391846B1 (ko) 반도체 장치의 캐퍼시터 및 그 형성 방법
US20220093607A1 (en) Method for manufacturing memory and same
KR20090074470A (ko) 반도체 소자의 제조방법
KR20070111795A (ko) 콘택 구조물 및 그 제조 방법
KR20060107130A (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR100844939B1 (ko) 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR20080095669A (ko) 콘택 구조물 형성 방법
KR100913016B1 (ko) 반도체 소자의 캐패시터 및 이의 형성 방법
KR20090017856A (ko) 반도체 소자 및 그 제조 방법
KR20040063351A (ko) 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법
KR20070007491A (ko) 반도체 장치 및 그 제조 방법
KR20070031678A (ko) 반도체 메모리 소자 및 그 제조 방법
KR20040002277A (ko) 반도체소자의 저장전극 형성방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid