KR20080072176A - 반도체 장치 및 그 형성 방법 - Google Patents
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Abstract
반도체 장치가 제공된다. 이 장치의 제조 방법은 반도체 기판 상에 홀들을 갖는 주형막을 형성하는 것, 홀들에 내측벽 및 외측벽을 포함하는 하부 전극들을 형성하는 것, 하부 전극들을 채우는 희생 패턴을 형성하는 것, 그리고 주형막을 선택적으로 리세스시켜 상기 외측벽들을 노출하는 주형 패턴을 형성하는 것을 포함한다. 노출된 외측벽의 길이는 상기 하부 전극들 간의 거리 이상이다.
커패시터, 상부 전극, 하부 전극, 유전막
Description
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 8, 9a, 10a, 11a, 및 12a는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 9b 내지 도 12b는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14a는 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도이다.
도 14b은 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 110 : 제 1 층간 절연막
120 : 제 2 층간 절연막 122 : 콘택 플러그
134a : 하부 전극 136b : 서포트 패턴
138 : 유전막 139, 139a : 상부 전극
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 커패시터를 구비한 반도체 장치 및 그 형성 방법에 관한 것이다.
디램 기억소자는 셀 어레이(cell array)와 주변 회로(peripheral circuit)를 포함한다. 셀 어레이(cell array)는 정보를 저장하는 셀(cell)들의 집합체이다. 주변 회로(peripheral circuit)는 정보를 외부에 정확하고 빠르게 전달하여 준다. 디램 기억소자의 기억 셀은 트랜지스터와 커패시터를 포함한다. 트랜지스터는 스위치 기능을 하고 커패시터는 정보를 저장한다. 디램 기억소자의 중요한 요소 중 하나는 정보를 저장하는 셀 커패시터의 정전용량이다. 소자의 고집적화에 따른 최소 선폭의 감소로 인해, 작은 면적에 극대화된 정전용량을 갖는 커패시터를 집적하는 방법이 디램에 있어서 핵심 기술이 되었다.
디램 소자의 고집적화에 따른 디자인 룰이 감소되고 있다. 이에 따라, 공정상의 오정렬 및 공정 마진 부족으로 인해, 서로 다른 셀의 하부 전극(스토리지 전극)들 간에 브릿지(bridge)가 발생할 수 있다. 상기 브릿지는 트윈 비트(twin bit) 또는 멀티 비트(multi bit) 등의 불량의 원인일 수 있다. 특히, 스택 셀(stack cell)구조에서 상기 브릿지 문제는 하부 전극 간의 간격과 반비례한다. 즉, 이 간 격을 확대하면 상기 하부 전극들 간의 브릿지 발생을 감소시킬 수 있다. 그러나, 가용할 수 있는 하부 전극의 표면적이 줄어들므로 커패시터의 정전용량이 감소한다.
이러한 문제점을 보완하는 방법으로 콘케이브(concave)구조가 제시되었다. 콘케이브 구조의 형성 방법은 반도체 기판에 먼저 주형막을 형성하는 것, 상기 주형막을 식각하여 하부 전극 홀을 형성하는 것, 상기 하부 전극 홀에 하부 전극용 물질을 채운 후, 상기 물질을 평탄화하여 셀 단위로 상기 하부 전극을 분리하는 것, 그리고 상기 주형막을 제거하여 하부 전극을 노출하는 것을 포함할 수 있다. 상기 콘캐이브 구조의 형성 방법은 콘택 홀 내부에 하부 전극용 물질을 전부 채워 박스형태로 만드는 방법과 콘택 홀의 내측벽에만 하부 전극용 물질을 형성하여 실린더 형태로 만드는 방법을 포함한다.
제한된 면적에서 커패시터의 용량을 극대화시키기 위하여, 하부 전극의 높이는 그 폭에 비해 매우 높게 형성된다. 이로 인해, 상기 주형막을 제거하여 하부 전극의 노출시, 높은 종횡비를 갖는 하부 전극이 쓰러질 수 있다. 이에 따라, 상기 하부 전극들 간의 브릿지가 발생할 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위한 것으로서, 본 발명의 이루고자 하는 기술적 과제는 하부 전극들 간의 브릿지를 방지할 수 있는 반도체 장치 및 그 형성방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판 상의 내측벽 및 외측벽을 포함하는 하부 전극들; 및 상기 하부 전극들 사이의 적어도 하나의 서포트 패턴들을 포함한다. 상기 서포트 패턴의 두께는 상기 하부 전극들 간의 거리 이상이다.
본 발명의 제 1 실시예에 따르면, 상기 서포트 패턴은 불산을 포함하는 식각 용액에 식각 선택비를 가질 수 있다. 상기 서포트 패턴은 탄탈륨 산화막(TaO)을 포함할 수 있다. 상기 하부 전극은 티탄늄 질화막(TiN)을 포함할 수 있다. 상기 내측벽 상 및 상기 외측벽 상의 유전막 및 상기 유전막 상의 상부 전극이 더 포함될 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 하부 전극에 채워진 희생 패턴; 상기 외측벽 상의 유전막; 및 상기 유전막 상의 상부 전극이 더 포함될 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 커패시터 형성방법을 제공한다. 이 방법은 반도체 기판 상에 홀들을 갖는 주형막을 형성하고;상기 홀들에 내측벽 및 외측벽을 포함하는 하부 전극들을 형성하고; 상기 하부 전극들을 채우는 희생 패턴을 형성하고; 그리고 상기 주형막을 선택적으로 리세스시켜 상기 외측벽들을 노출하는 주형 패턴을 형성하는 것을 포함한다. 상기 노출된 외측벽의 길이는 상기 하부 전극들 간의 거리 이상이다.
본 발명의 제 1 실시예를 따르면, 상기 희생 패턴은 상기 주형막에 대하여 식각 선택비를 가질 수 있다. 상기 하부 전극들과 상기 희생 패턴의 상부면은 실질적으로 공면(coplanar surface)일 수 있다. 상기 하부 전극은 티탄늄 질화막(TiN) 으로 형성될 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 하부 전극들 및 상기 희생 패턴을 형성하는 것은: 상기 홀들에 하부 전극막을 콘포말하게 형성하고; 상기 하부 전극막 상에 희생막을 형성하여 상기 홀들을 채우고; 그리고 상기 희생막 및 상기 하부 전극막을 상기 주형막이 노출될 때까지 평탄화하는 것을 포함할 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 주형 패턴 상의 상기 하부 전극들 사이에 서포트 절연 패턴을 형성하는 것 그리고 상기 서포트 절연 패턴을 패터닝하여 상기 하부 전극들 사이의 적어도 하나의 서포트 패턴들을 형성하는 것이 더 포함될 수 있다. 상기 서포트 패턴은 불산을 포함하는 식각 용액에 식각 선택비를 가질 수 있다. 상기 서포트 패턴은 탄탈륨 산화막(TaO)을 포함할 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 서포트 절연 패턴을 형성하는 것은:상기 주형 패턴 상에 상기 하부 전극들을 덮는 서포트 막을 형성하고; 그리고 상기 서포트 막을 상기 하부 전극들이 노출될 때까지 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정일 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 서포트 패턴들을 형성하는 것은: 상기 서포트 절연 패턴 상에 서로 인접하는 상기 하부 전극들에 중첩하는 마스크 패턴을 형성하고; 그리고 상기 마스크 패턴을 식각 마스크로 사용하여 주형 패턴이 노출될 때까지 상기 서포트 절연 패턴을 식각하는 것을 포함할 수 있다.
본 발명의 제 1 실시예를 따르면, 상기 서포트 패턴들을 형성한 후, 상기 주형 패턴을 제거하여 상기 하부 전극의 외측벽을 노출하고; 상기 희생 패턴을 제거 하여 상기 하부 전극의 내측벽을 노출하고; 상기 외측벽 및 상기 내측벽 상에 유전막을 형성하고; 그리고 상기 유전막 상에 상부 전극을 형성하는 것이 더 포함될 수 있다. 상기 서포트 패턴 및 상기 희생 패턴은 상기 주형 패턴에 대하여 식각 선택비를 가질 수 있다. 상기 서포트 패턴은 상기 희생 패턴에 대하여 식각 선택비를 가질 수 있다.
본 발명의 제 2 실시예를 따르면, 상기 서포트 패턴들을 형성한 후, 상기 주형 패턴을 제거하여 상기 하부 전극의 외측벽을 노출하고; 상기 외측벽 상에 유전막을 형성하고; 그리고 상기 유전막 상에 상부 전극을 형성하는 것이 더 포함될 수 있다. 상기 서포트 패턴 및 상기 희생 패턴은 상기 주형 패턴에 대하여 식각 선택비를 가질 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 상기 반도체 기판(100)에 형성된 소오스 영역(미도시)과 전기적으로 연결된 도전체(미도시)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 있다. 상기 제 2 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 2 층간 절연막(120)을 관통하는 콘택 플러그(contact plug, 122)가 있다. 상기 콘택 플러그(122)는 상기 도전체와 연결될 수 있다. 상기 제 2 층간 절연막(120) 상에 상기 콘택 플러그(122)를 노출하는 마스크 패턴(126a)이 있다. 상기 마스크 패턴(126a)은 실리콘 질화막(SiN)을 포함할 수 있다.
상기 노출된 콘택 플러그(122) 상에 내측벽 및 외측벽을 포함하는 하부 전극(134a)이 있다. 상기 하부 전극(134a)은 커패시터의 스토리지(storage) 전극일 수 있다. 예를 들면, 상기 하부 전극(134a)은 티탄늄 질화막(TiN)을 포함할 수 있다. 상기 하부 전극(134a)은 상기 콘택 플러그(122)의 상부면과 접촉한다.
상기 하부 전극들(134a) 사이에 적어도 하나의 서포트 패턴들(136b)이 있다. 상기 서포트 패턴(136b)은 불산(HF)을 포함한 식각 용액에 식각 선택비를 가지는 것이 바람직하다. 예를 들면, 상기 서포트 패턴들(136b)은 탄탈륨 산화막(TaO) 막을 포함할 수 있다. 상기 서포트 패턴(136b)의 두께는 상기 하부 전극들(134a) 간 의 거리 이상인 것이 바람직하다.
상기 서포트 패턴들(136b)은 다양한 형태로 배치될 수 있다. 예를 들면, 상기 서포트 패턴들(136b)은 일렬로 인접하는 하부 전극들(134a) 사이에 배치될 수 있다. 또한, 상기 서포트 패턴들(136b)은 인접하는 하부 전극들(134a) 사이에만 교번적으로 배치될 수도 있다. 상기 서포트 패턴들(136b)은 상기 다양한 형태로 배치되어 상기 하부 전극들(134a)을 지지한다.
상기 하부 전극들(134a)의 내측벽 및 외측벽 상에 유전막(138)이 있다. 상기 유전막(138)은 커패시터의 유전막일 수 있다. 상기 유전막(138)에 상부 전극(139)이 있다. 상기 상부 전극(139)은 커패시터의 플레이트(plate) 전극일 수 있다.
도 2 내지 도 8, 9a, 10a, 11a, 및 12a는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 형성될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 상기 반도체 기판(100)에 형성된 소오스 영역(미도시)과 전기적으로 연결된 도전체(미도시)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 형성될 수 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(120)을 관통하는 콘택 플러그들(122)이 형성된다. 상기 콘택 플러그들(122)은 상기 도전체와 전기적으로 연결된다. 상기 콘택 플러그들(122)을 갖는 상기 제 2 층간 절연막(120) 상에 제 1 마스크 막(126)이 형성된다. 상기 제 1 마스크막(126)은 실리콘 질화막(SiN)일 수 있다. 상기 제 1 마스크막(126)은 식각 정지막일 수 있다.
도 2b을 참조하면, 상기 제 1 마스크막(126) 상에 주형막(128)이 형성된다. 상기 주형막(128)은 실리콘 산화막(SiO2) 막, 실리콘 게르마늄(SiGe) 막, 실리콘(Si) 막, 또는 탄소(Carbon) 계 막일 수 있다. 상기 주형막(128) 상에 제 2 마스크 패턴(130)이 형성된다. 상기 제 2 마스크 패턴(130)은 포토 레지스트 패턴일 수 있다.
도 2c를 참조하면, 상기 제 2 마스크 패턴(130)을 식각 마스크로 사용하여 상기 주형막(128)을 상기 제 1 마스크막(126)이 노출될 때까지 식각하여 제 1 홀들이 형성된다. 상기 제 2 마스크 패턴(130)이 제거될 수 있다. 상기 제거 공정은 애싱 공정(ashing step)일 수 있다. 상기 홀들을 갖는 주형막(128a)을 식각 마스크로 사용하여 상기 노출된 제 1 마스크막(126)을 상기 콘택 플러그들(122)이 노출될 때까지 식각하여 상기 제 1 홀들로부터 연장된 제 2 홀들(132) 및 제 1 마스크 패턴(126a)이 형성된다.
도 2d를 참조하면, 상기 제 2 홀들(132)에 하부 전극막(134)이 콘포말하게 형성된다. 상기 하부 전극막(134)은 티탄늄 질화막(TiN) 막 또는 폴리 실리콘막일 수 있다. 상기 하부 전극막(134)은 상기 노출된 콘택 플러그들(122)의 상부면과 접촉한다. 상기 하부 전극막(134) 상에 희생막(135)을 형성하여 상기 홀들(132)이 채워진다. 상기 희생막(135)은 상기 주형막(128a) 및 상기 하부 전극막(134)에 대하 여 식각 선택비를 가질 수 있다. 또한, 상기 희생막(135)은 유동성이 우수한 물질로 형성될 수 있다. 예를 들면, 상기 희생막(135)은 실리콘 산화막 또는 포토 레지스트막일 수 있다.
도 2e을 참조하면, 상기 희생막(135) 및 상기 하부 전극막(134)을 상기 주형막(128a)이 노출될 때까지 평탄화하여, 희생 패턴(135a) 및 하부 전극들(134a)이 형성된다. 상기 평탄화 공정은 화학적 기계적 연마 공정일 수 있다. 상기 하부 전극들(134a)은 커패시터의 스토리지(storage) 전극일 수 있다. 예를 들면, 상기 하부 전극(134a)은 티탄늄 질화막(TiN)을 포함할 수 있다.
도 2f를 참조하면, 상기 주형 패턴(128a)을 선택적으로 리세스시켜 상기 하부 전극들(134a)의 외측벽들을 노출하는 주형 패턴(128b)이 형성된다. 상기 리세스 공정은 습식 식각 공정일 수 있다. 상기 노출된 외측벽의 길이는 상기 하부 전극들(134a) 간의 거리 이상인 것이 바람직하다. 이에 따라, 상기 희생 패턴(135a)을 포함하는 하부 전극들(134a)의 상부(upper portion)가 돌출된다. 상기 희생 패턴(135a)과 상기 하부 전극들(134a)의 상부면은 실질적으로 공면(coplanar surface)일 수 있다.
도 2g를 참조하면, 상기 주형 패턴(128b) 상에 서포트 막(136)을 형성하여 상기 희생 패턴(135a)을 포함하는 하부 전극들(134a)이 덮힌다. 상기 서포트 막(136)은 불산(HF)을 포함하는 식각 용액에 대하여 식각 선택비를 가지는 것이 바람직하다. 또한, 상기 서포트 막(136)은 상기 주형 패턴(128b) 및 상기 희생 패턴(135a)에 대하여 식각 선택비를 가질 수 있다. 상기 서포트 막(136)은 상기 하부 전극들(134a)에 접착성(adhesion)이 양호한 물질로 형성된 막일 수 있다. 예를 들면, 상기 서포트 막(136)은 탄탈륨 산화막(TaO)일 수 있다.
도 9b 내지 도 12b는 본 발명의 제 1 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도들이다. 도 9a 내지 도 12a는 도 9b 내지 도 12b를 I-I'선으로 자른 단면도들을 나타낸다.
도 9a 및 도 9b를 참조하면, 상기 서포트 막(136)을 상기 하부 전극들(134a)이 노출될 때까지 평탄화하여 상기 하부 전극들(134a) 사이에 서포트 절연 패턴(136a)이 형성된다. 상기 평탄화 공정은 화학적 기계적 연마 공정일 수 있다. 상기 서포트 절연 패턴(136a)의 두께는 상기 하부 전극들(134a) 간의 거리 이상일 수 있다.
도 10a 및 도 10b를 참조하면, 상기 서포트 절연 패턴(136a) 상에 서로 인접하는 상기 하부 전극들(134a)에 중첩하는 제 3 마스크 패턴(137)이 형성될 수 있다. 상기 제 3 마스크 패턴(137)은 포토 레지스트막 또는 탄소(Carbon) 계 막을 포함할 수 있다. 상기 탄소(Carbon) 계 막을 사용하는 경우 C/O의 비(ratio)는 1~5 일 수 있고, C/F의 비(ratio)는 1~0.2 일 수 있다. 상기 서포트 절연 패턴(136a) 상에 상기 제 3 마스크 패턴(137)이 존재하므로 상기 제 3 마스크 패턴(137)의 형태는 용이하고 다양하게 형성될 수 있다.
도 11a 및 도 11b를 참조하면, 상기 제 3 마스크 패턴(137)을 식각 마스크로 사용하여 상기 서포트 절연 패턴(136a)을 식각하여 상기 하부 전극들(134a) 사이에 적어도 하나의 서포트 패턴들(136b)이 형성될 수 있다. 상기 주형 패턴(128b)의 상 부면 중 상기 서포트 패턴들(136b)이 형성된 부분을 제외한 주형 패턴(128b)의 상부면은 노출된다.
상기 제 3 마스크 패턴(137)의 형태는 용이하고 다양하게 형성될 수 있으므로, 상기 서포트 패턴들(136b)도 다양한 형태로 배치될 수 있다. 예를 들면, 상기 서포트 패턴들(136b)은 일렬로 인접하는 하부 전극들(134a) 사이에 배치될 수 있다. 또한, 상기 서포트 패턴들(136b)은 인접하는 하부 전극들(134a) 사이에만 교번적으로 배치될 수도 있다.
상기 제 3 마스크 패턴(137)이 제거된다. 상기 제거 공정은 애싱 공정일 수 있다.
도 12a 및 도 12b를 참조하면, 상기 주형 패턴(128a) 및 상기 희생 패턴(135a)을 제거하여 상기 하부 전극들(134a)의 외측벽들 및 내측벽들이 노출된다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정의 식각 용액은 불산(HF)을 포함한다. 상기 서포트 패턴들(136b)은 상기 주형 패턴(128a) 및 상기 희생 패턴(135a)에 대하여 식각 선택비를 가진다. 그리고, 상기 서포트 패턴들(136b)은 상기 하부 전극들(134a)에 접착성이 양호한 물질일 수 있다. 이에 따라, 상기 서포트 패턴들(136b)은 서로 인접하는 상기 하부 전극들(134a)의 외측벽들에 접착되어 상기 하부 전극들(134a) 사이에 배치될 수 있다.
이에 따라, 하부 전극들(134a) 간에 쓰러짐을 막아 하부 전극들(134a) 간의 브릿지가 방지될 수 있다.
도 1을 재차 참조하면, 상기 노출된 외측벽 및 내측벽 상에 유전막(138)이 형성될 수 있다. 상기 유전막(138)은 커패시터의 유전막일 수 있다. 상기 유전막(138) 상에 상부 전극(139)이 형성될 수 있다. 상기 상부 전극(139)은 커패시터의 플레이트 전극일 수 있다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 반도체 기판(100) 상에 제 1 층간 절연막(110)이 있다. 상기 제 1 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 층간 절연막(110)은 상기 반도체 기판(100)에 형성된 소오스 영역(미도시)과 전기적으로 연결된 도전체(미도시)를 포함할 수 있다. 상기 제 1 층간 절연막(110) 상에 제 2 층간 절연막(120)이 있다. 상기 제 2 층간 절연막(110)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 2 층간 절연막(120)을 관통하는 콘택 플러그(contact plug, 122)가 있다. 상기 콘택 플러그(122)는 상기 도전체와 연결될 수 있다. 상기 제 2 층간 절연막(120) 상에 상기 콘택 플러그(122)를 노출하는 마스크 패턴(126a)이 있다. 상기 마스크 패턴(126a)은 실리콘 질화막(SiN)을 포함할 수 있다.
상기 노출된 콘택 플러그(122) 상에 내측벽 및 외측벽을 포함하는 하부 전극(134a)이 있다. 상기 하부 전극(134a)은 커패시터의 스토리지(storage) 전극일 수 있다. 예를 들면, 상기 하부 전극(134a)은 티탄늄 질화막(TiN)을 포함할 수 있다. 상기 하부 전극(134a)은 상기 콘택 플러그(122)의 상부면과 접촉한다. 상기 하부 전극(134a)에 채워진 희생 패턴(135a)이 있다. 상기 희생 패턴(135a)은 실리콘 산화막 또는 포토 레지스트막을 포함할 수 있다.
상기 하부 전극들(134a) 사이에 적어도 하나의 서포트 패턴들(136b)이 있다. 상기 서포트 패턴(136b)은 불산(HF)을 포함한 식각 용액에 식각 선택비를 가지는 것이 바람직하다. 예를 들면, 상기 서포트 패턴들(136b)은 탄탈륨 산화막(TaO) 막을 포함할 수 있다. 상기 서포트 패턴(136b)의 두께는 상기 하부 전극들(134a) 간의 거리 이상인 것이 바람직하다.
상기 서포트 패턴들(136b)은 다양한 형태로 배치될 수 있다. 예를 들면, 상기 서포트 패턴들(136b)은 일렬로 인접하는 하부 전극들(134a) 사이에 배치될 수 있다. 또한, 상기 서포트 패턴들(136b)은 인접하는 하부 전극들(134a) 사이에만 교번적으로 배치될 수도 있다. 상기 서포트 패턴들(136b)은 상기 다양한 형태로 배치되어 상기 하부 전극들(134a)을 지지한다.
상기 하부 전극들(134a)의 외측벽들 상에 유전막(138)이 있다. 상기 유전막(138)은 커패시터의 유전막일 수 있다. 상기 유전막(138)을 덮는 상부 전극(139a)이 있다. 상기 상부 전극(139a)은 커패시터의 플레이트(plate) 전극일 수 있다.
도 14a는 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 단면도이다. 도 14b은 본 발명의 제 2 실시예에 따른 반도체 장치의 형성 방법을 설명하기 위한 평면도이다. 도 14a는 도 14b를 I-I'선으로 자른 단면도를 나타낸다.
도 14a 및 도 14b을 참조하면, 도 2j를 참조하여 설명된 상기 주형 패 턴(128a)을 제거하여 상기 하부 전극들(134a)의 외측벽들이 노출된다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 습식 식각 공정의 식각 용액은 불산(HF)을 포함할 수 있다. 상기 서포트 패턴들(136b) 및 상기 희생 패턴(135a)은 상기 주형 패턴(128a)에 대하여 식각 선택비를 가질 수 있다. 그리고, 상기 서포트 패턴들(136b)은 상기 하부 전극들(134a)에 접착성이 양호한 물질일 수 있다. 이에 따라, 상기 서포트 패턴들(136b)은 서로 인접하는 상기 하부 전극들(134a)의 외측벽들에 접착되어 상기 하부 전극들(134a) 사이에 배치될 수 있다.
이에 따라, 하부 전극들(134a) 간에 쓰러짐을 막아 하부 전극들(134a) 간의 브릿지가 방지될 수 있다.
도 13을 재차 참조하면, 상기 노출된 외측벽들을 상에 유전막(138)이 형성된다. 상기 유전막(138)은 커패시터의 유전막일 수 있다. 상기 유전막(138)을 덮는 상부 전극(139a)이 형성된다. 상기 상부 전극(139a)은 커패시터의 플레이트 전극일 수 있다.
한편, 상기 하부 전극(134a)의 종횡비가 계속 증가되고 있다. 이에 따라, 커패시터의 형성 공정의 단순화가 요구되고 있다. 본 발명의 제 2 실시예를 따르면, 상기 희생 패턴(135a)을 제거하지 않으므로 커패시터의 형성 공정이 단순화될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명 의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 종횡비가 큰 하부 전극들이 지지될 수 있다. 이에 따라, 하부 전극들 간에 쓰러짐을 막아 하부 전극들 간의 브릿지가 방지될 수 있다.
Claims (22)
- 반도체 기판 상의 내측벽 및 외측벽을 포함하는 하부 전극들; 및상기 하부 전극들 사이의 적어도 하나의 서포트 패턴들을 포함하되,상기 서포트 패턴의 두께는 상기 하부 전극들 간의 거리 이상인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 서포트 패턴은 불산을 포함하는 식각 용액에 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서,상기 서포트 패턴은 탄탈륨 산화막(TaO)을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 하부 전극은 티탄늄 질화막(TiN)을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 내측벽 상 및 상기 외측벽 상의 유전막; 및상기 유전막 상의 상부 전극을 더 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 하부 전극에 채워진 희생 패턴;상기 외측벽 상의 유전막; 및상기 유전막 상의 상부 전극을 더 포함하는 반도체 장치.
- 반도체 기판 상에 홀들을 갖는 주형막을 형성하고;상기 홀들에 내측벽 및 외측벽을 포함하는 하부 전극들을 형성하고;상기 하부 전극들을 채우는 희생 패턴을 형성하고; 그리고상기 주형막을 선택적으로 리세스시켜 상기 외측벽들을 노출하는 주형 패턴을 형성하는 것을 포함하되,상기 노출된 외측벽의 길이는 상기 하부 전극들 간의 거리 이상인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 7 항에 있어서,상기 희생 패턴은 상기 주형막에 대하여 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 7 항에 있어서,상기 하부 전극들과 상기 희생 패턴의 상부면은 실질적으로 공면(coplanar surface)인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 7 항에 있어서,상기 하부 전극은 티탄늄 질화막(TiN)으로 형성하는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 7 항에 있어서,상기 하부 전극들 및 상기 희생 패턴을 형성하는 것은:상기 홀들에 하부 전극막을 콘포말하게 형성하고;상기 하부 전극막 상에 희생막을 형성하여 상기 홀들을 채우고; 그리고상기 희생막 및 상기 하부 전극막을 상기 주형막이 노출될 때까지 평탄화하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 7 항에 있어서,상기 주형 패턴 상의 상기 하부 전극들 사이에 서포트 절연 패턴을 형성하고; 그리고상기 서포트 절연 패턴을 패터닝하여 상기 하부 전극들 사이의 적어도 하나의 서포트 패턴들을 형성하는 것을 더 포함하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 서포트 패턴은 불산을 포함하는 식각 용액에 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 13 항에 있어서,상기 서포트 패턴은 탄탈륨 산화막(TaO)을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 서포트 절연 패턴을 형성하는 것은:상기 주형 패턴 상에 상기 하부 전극들을 덮는 서포트 막을 형성하고; 그리고상기 서포트 막을 상기 하부 전극들이 노출될 때까지 평탄화하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 15 항에 있어서,상기 평탄화 공정은 화학적 기계적 연마 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 서포트 패턴들을 형성하는 것은:상기 서포트 절연 패턴 상에 서로 인접하는 상기 하부 전극들에 중첩하는 마스크 패턴을 형성하고; 그리고상기 마스크 패턴을 식각 마스크로 사용하여 주형 패턴이 노출될 때까지 상기 서포트 절연 패턴을 식각하는 것을 포함하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 서포트 패턴들을 형성한 후,상기 주형 패턴을 제거하여 상기 하부 전극의 외측벽을 노출하고;상기 희생 패턴을 제거하여 상기 하부 전극의 내측벽을 노출하고;상기 외측벽 및 상기 내측벽 상에 유전막을 형성하고; 그리고상기 유전막 상에 상부 전극을 형성하는 것을 더 포함하는 반도체 장치의 형성 방법.
- 제 18 항에 있어서,상기 서포트 패턴 및 상기 희생 패턴은 상기 주형 패턴에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 18 항에 있어서,상기 서포트 패턴은 상기 희생 패턴에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 형성 방법.
- 제 12 항에 있어서,상기 서포트 패턴들을 형성한 후,상기 주형 패턴을 제거하여 상기 하부 전극의 외측벽을 노출하고;상기 외측벽 상에 유전막을 형성하고; 그리고상기 유전막 상에 상부 전극을 형성하는 것을 더 포함하는 반도체 장치의 형성 방법.
- 제 21 항에 있어서,상기 서포트 패턴 및 상기 희생 패턴은 상기 주형 패턴에 대하여 식각 선택비를 갖는 것을 특징으로 하는 반도체 장치의 형성 방법.
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| KR1020070010569A KR100891647B1 (ko) | 2007-02-01 | 2007-02-01 | 반도체 장치 및 그 형성 방법 |
| US12/021,929 US7869189B2 (en) | 2007-02-01 | 2008-01-29 | Methods of fabricating integrated circuit devices including capacitors having high-aspect ratio support patterns and related devices |
| DE102008008166A DE102008008166A1 (de) | 2007-02-01 | 2008-01-31 | Kondensatorstruktur eines Halbleiterbauelements und Verfahren zur Herstellung derselben |
| JP2008020958A JP5416903B2 (ja) | 2007-02-01 | 2008-01-31 | 半導体装置及びその形成方法 |
| CN2008101428853A CN101320731B (zh) | 2007-02-01 | 2008-02-01 | 集成电路器件制造方法和相关器件 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100105090A (ko) * | 2009-03-20 | 2010-09-29 | 삼성전자주식회사 | 커패시터 및 이의 제조 방법 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5679628B2 (ja) * | 2008-12-16 | 2015-03-04 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| KR101014855B1 (ko) | 2008-12-22 | 2011-02-15 | 주식회사 하이닉스반도체 | 실린더형 커패시터 형성 방법 |
| FR2963476B1 (fr) * | 2010-07-30 | 2012-08-24 | Centre Nat Rech Scient | Procede de realisation d'un condensateur comprenant un reseau de nano-capacites |
| KR101767107B1 (ko) * | 2011-01-31 | 2017-08-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 |
| KR20120100003A (ko) * | 2011-03-02 | 2012-09-12 | 삼성전자주식회사 | 보우잉 방지막을 사용하여 반도체 소자를 제조하는 방법 |
| US9112060B2 (en) * | 2011-03-23 | 2015-08-18 | Freescale Semiconductor, Inc. | Low-leakage, high-capacitance capacitor structures and method of making |
| JP2013153074A (ja) * | 2012-01-25 | 2013-08-08 | Fujifilm Corp | キャパシタ形成方法 |
| KR101895460B1 (ko) | 2012-03-23 | 2018-09-05 | 삼성전자주식회사 | 커패시터 구조물 및 이의 형성 방법 |
| KR102065684B1 (ko) * | 2013-04-24 | 2020-01-13 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102117409B1 (ko) | 2013-12-12 | 2020-06-01 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2015035619A (ja) * | 2014-10-17 | 2015-02-19 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| KR102460564B1 (ko) | 2016-02-17 | 2022-11-01 | 삼성전자주식회사 | 반도체 소자 |
| US9761580B1 (en) * | 2016-11-01 | 2017-09-12 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| US10014305B2 (en) * | 2016-11-01 | 2018-07-03 | Micron Technology, Inc. | Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors |
| CN109037444B (zh) * | 2017-06-09 | 2022-01-04 | 华邦电子股份有限公司 | 电容器结构及其制造方法 |
| KR102667897B1 (ko) | 2018-01-03 | 2024-05-23 | 삼성전자주식회사 | 지지 패턴을 포함하는 반도체 장치 |
| KR102557019B1 (ko) * | 2018-07-02 | 2023-07-20 | 삼성전자주식회사 | 반도체 메모리 소자 |
| FR3086454B1 (fr) * | 2018-09-21 | 2021-01-15 | St Microelectronics Tours Sas | Condensateur |
| KR102697924B1 (ko) | 2019-07-30 | 2024-08-22 | 삼성전자주식회사 | 커패시터 형성 방법, 반도체 소자의 제조 방법, 반도체 소자, 및 그를 포함하는 반도체 메모리 장치 |
| KR20240039456A (ko) * | 2022-09-19 | 2024-03-26 | 삼성전자주식회사 | 커패시터 구조물 및 상기 커패시터 구조물을 포함하는 반도체 장치 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4017706B2 (ja) * | 1997-07-14 | 2007-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR100506944B1 (ko) * | 2003-11-03 | 2005-08-05 | 삼성전자주식회사 | 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법 |
| JP4060572B2 (ja) * | 2001-11-06 | 2008-03-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP4064695B2 (ja) | 2002-03-19 | 2008-03-19 | 富士通株式会社 | 半導体装置の製造方法 |
| KR20040000069A (ko) | 2002-06-21 | 2004-01-03 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR100454132B1 (ko) * | 2002-09-09 | 2004-10-26 | 삼성전자주식회사 | 비휘발성 기억소자 및 그 형성방법 |
| KR100524965B1 (ko) * | 2003-05-23 | 2005-10-31 | 삼성전자주식회사 | 금속 플러그의 산화를 방지할 수 있는 캐패시터 및 그제조방법 |
| KR100844983B1 (ko) * | 2003-06-25 | 2008-07-09 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| JP2005032982A (ja) * | 2003-07-14 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| KR100538098B1 (ko) * | 2003-08-18 | 2005-12-21 | 삼성전자주식회사 | 개선된 구조적 안정성 및 향상된 캐패시턴스를 갖는캐패시터를 포함하는 반도체 장치 및 그 제조 방법 |
| US7247537B2 (en) * | 2003-08-18 | 2007-07-24 | Samsung Electronics Co., Ltd. | Semiconductor device including an improved capacitor and method for manufacturing the same |
| KR20050019500A (ko) | 2003-08-19 | 2005-03-03 | 삼성전자주식회사 | 반도체 소자에서의 캐패시터 구조 및 그에 따른 형성방법 |
| US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| US7067385B2 (en) * | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| KR100626372B1 (ko) * | 2004-04-09 | 2006-09-20 | 삼성전자주식회사 | 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| KR100634379B1 (ko) * | 2004-07-14 | 2006-10-16 | 삼성전자주식회사 | 반도체 패키지 |
| KR100599098B1 (ko) | 2004-08-26 | 2006-07-12 | 삼성전자주식회사 | 커패시터의 제조 방법 |
| JP2008016688A (ja) * | 2006-07-07 | 2008-01-24 | Elpida Memory Inc | 半導体装置の製造方法 |
| US7951668B2 (en) * | 2009-01-14 | 2011-05-31 | Powerchip Semiconductor Corp. | Process for fabricating crown capacitors of dram and capacitor structure |
-
2007
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-
2008
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100105090A (ko) * | 2009-03-20 | 2010-09-29 | 삼성전자주식회사 | 커패시터 및 이의 제조 방법 |
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