KR102117409B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자는 반도체 기판 상에 형성되는 층간 절연막, 상기 층간 절연막을 관통하는 메탈 컨택 플러그, 상기 메탈 컨택 플러그 상에 형성되고, 제1 금속을 포함하고, 트렌치를 포함하는 실린더 형상의 하부 전극, 상기 트렌치 내에 형성되고, 상기 제1 금속과 다른 제2 금속을 포함하는 서포터, 상기 하부 전극 및 서포터 상에 형성되는 유전막, 상기 유전막 상에 형성되는 상부 전극을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
디램(Dynamic Random Access Memory, DRAM) 등의 메모리 소자의 커패시터(capacitor)의 전기적 특성은 제품의 최종 수율 특성에 지대한 영향을 준다. 커패시턴스(capacitance) 값의 증가는 커패시터에 저장되는 전하(charge)의 양을 증가시킨다. 이러한 전하의 양의 증가는 디램의 리프레쉬(refresh) 특성을 개선할 수 있고, 반도체 소자의 전기적 특성을 만족시킬 수 있다.
한편, 커패시턴스를 증가시키기 위해, 디램이 스택(stack) 형태의 하부전극을 포함하도록 형성하는 기술이 개발되고 있다. 스택 형태의 스토리지(storage) 구조의 높이가 높으면 높을수록 셀 커패시턴스(cell capacitance)를 증가시킬 수 있는 장점이 있다. 하지만, 디자인 룰(design rule)이 감소하면서 셀(cell)간 간격이 협소해지고, 커패시터 구조의 하부 길이와 높이간 종횡비(aspect ratio)가 급격히 증가하게 된다. 이에 따라, 커패시터의 전극이 열적, 기계적인 스트레스에 따른 전극의 표면과 내부의 스트레인의 차이가 나타나게 된다. 이러한 스트레인의 차이에 의해 스택 커패시터가 쓰러지는 문제가 발생하고 있다.
본 발명이 해결하려는 과제는, 신뢰성을 개선할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 신뢰성이 개선된 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 반도체 기판 상에 형성되는 층간 절연막, 상기 층간 절연막을 관통하는 메탈 컨택 플러그, 상기 메탈 컨택 플러그 상에 형성되고, 제1 금속을 포함하고, 트렌치를 포함하는 실린더 형상의 하부 전극, 상기 트렌치 내에 형성되고, 상기 제1 금속과 다른 제2 금속을 포함하는 서포터, 상기 하부 전극 및 서포터 상에 형성되는 유전막, 상기 유전막 상에 형성되는 상부 전극을 포함한다.
상기 서포터는 상기 트렌치를 완전히(completely) 채울 수 있다.
상기 제2 금속은 제1 금속보다 최대 인장 강도(Ultimate Tensile Strength, UTS)가 큰 물질을 포함할 수 있다.
상기 제1 금속은 TiN을 포함하고, 상기 제2 금속은 탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)을 포함할 수 있다.
상기 트렌치 내에 형성되는 보이드(void)를 더 포함할 수 있다.
상기 반도체 기판은 제1 영역과 제2 영역을 포함하고, 상기 메탈 컨택 플러그는, 상기 제1 영역에 형성된 제1 메탈 컨택 플러그와, 상기 제2 영역에 형성된 제2 메탈 컨택 플러그를 포함하고, 상기 하부 전극은, 상기 제1 메탈 컨택 플러그 상에 형성되고, 제1 트렌치를 포함하는 제1 하부 전극과, 상기 제2 메탈 컨택 플러그 상에 형성되고, 제2 트렌치를 포함하는 제2 하부 전극을 포함하고, 상기 서포터는, 상기 제1 트렌치를 완전히 채우며 상기 제1 트렌치 내에 형성되는 제1 서포터와, 상기 제2 트렌치를 부분적으로 채우며 상기 제2 트렌치 내에 형성되는 제2 서포터를 포함할 수 있다.
상기 제2 트렌치 내에 형성되는 보이드(void)를 더 포함할 수 있다.
상기 제1 하부 전극의 상면과 상기 제1 서포터의 상면은 동일 평면상에 위치할 수 있다.
상기 층간 절연막 하에 상기 메탈 컨택 플러그와 전기적으로 접속되는 트랜지스터 및 비트 라인을 더 포함할 수 있다.
상기 트랜지스터는 BCAT(Buried Channel Array Transistor)을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판 상의 층간 절연막, 상기 층간 절연막을 관통하는 메탈 컨택 플러그, 상기 메탈 컨택 플러그 상에 형성되고, 제1 도전성 물질을 포함하고, 트렌치를 포함하는 실린더 형상의 하부 전극, 상기 트렌치 내에 형성되고, 상기 제1 도전성 물질과 다른 제2 도전성 물질을 포함하는 서포터, 상기 하부 전극 및 서포터 상에 형성되는 유전막 및 상기 유전막 상에 형성되는 상부 전극을 포함하되, 상기 제1 도전성 물질은 전단 탄성률(shear modulus)을 탄성 체적율(elastic bulk modulus)로 나눈 값이 0.57 이상이고, 상기 제2 도전성 물질은 전단 탄성률(shear modulus)을 탄성 체적율(elastic bulk modulus)로 나눈 값이 0.57 이하이다.
상기 제1 도전성 물질 및 제2 도전성 물질은 금속질화물을 포함할 수 있다.
상기 제1 도전성 물질은 TiN을 포함할 수 있다.
상기 제2 도전성 물질은 Ti0.5W0.5N 또는 Ti0.5Mo0.5N을 포함할 수 있다.
상기 서포터는 상기 트렌치를 완전히(completely) 채울 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판상에 층간 절연막과 이를 관통하는 컨택 플러그를 형성하고, 상기 컨택 플러그 상에 형성되고, 제1 도전성 물질을 포함하고, 트렌치를 포함하는 하부 전극을 형성하고, 상기 트렌치를 매립하는 상기 제1 도전성 물질과 다른 제2 도전성 물질을 포함하는 서포터를 형성하고, 상기 하부 전극 및 상기 서포터 상에 유전막과 상부 전극을 차례로 형성한다.
상기 서포터를 형성하는 것은 상기 트렌치 내에 보이드(void)를 형성하는 것을 포함할 수 있다.
상기 서포터를 형성하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP) 공정을 포함할 수 있다.
상기 서포터를 형성하기 전에, 상기 트렌치 내에 희생막을 형성하고, 상기 희생막을 제거하는 것을 더 포함할 수 있다.
상기 희생막을 제거하는 것은 애싱(ashing) 또는 O3처리로 희생막을 제거하는 것을 포함할 수 있다.
상기 희생막은 포토 레지스트, 탄소 또는 옥사이드를 포함할 수 있다.
상기 서포터를 형성하는 것은 물리기상증착(Physical Vapor Deposition, PVD) 공정을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 부분 사시도이다.
도 2는 도 1의 A 방향에서 본 레이아웃도이다.
도 3a은 도 2의 B-B선으로 자른 단면도이다.
도 3b는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 회로도이다.
도 4는 도 3a의 D부분을 확대한 단면도이다.
도 5는 도 4의 제1 하부 전극 및 제1 서포터를 구성하는 물질 간의 연성도를 비교한 그래프이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 9 내지 도 17은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 19 내지 도 25는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 28 및 도 29는 본 발명의 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 부분 사시도이고, 도 2는 도 1의 A 방향에서 본 레이아웃도이고, 도 3은 도 2의 B-B선으로 자른 단면도이다. 도 3b는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 회로도이고, 도 4는 도 3a의 D부분을 확대한 단면도이다. 도 5는 도 4의 제1 하부 전극 및 제1 서포터를 구성하는 물질 간의 연성도를 비교한 그래프이다.
도 1 내지 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 기판(1000), 층간 절연막(100), 제1 메탈 컨택 플러그(200), 식각 정지막(250), 제1 하부 전극(300), 제1 트렌치(350), 제1 서포터(400), 유전막(500) 및 상부 전극(600) 등을 포함한다.
기판(1000)은 소자 분리 영역(1050)과 활성 영역(1010)으로 나눠질 수 있다. 활성 영역(1010)은 기판(1000) 내에 소자 분리 영역(1050)을 형성함으로써 정의된다. 구체적으로 도 2를 참고하여 설명하면, 활성 영역(1010)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(1300)은 제1 방향(DR1)과 예각을 이루는 X방향으로 연장되어 형성되고, 비트 라인(1800)은 제1 방향(DR1)과 예각을 이루는 Y방향으로 연장되어 형성된다. 활성 영역(1010)의 양단에는 실린더 형태의 하부 전극(300)이 형성될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 X방향이 이루는 각은 θ1이고, 제1 방향(DR1)과 Y방향이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 활성 영역(1010)과 비트 라인(1800)을 연결하는 비트 라인 컨택(1700)과, 활성 영역(1010)과 기억 소자를 연결하는 컨택 플러그(2100) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 기판(1000)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이드(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
도 3a 를 참고하면, 매립형 트렌치(1100)는 활성 영역(1010) 내에 형성되고, 게이트 절연막(1200), 게이트 전극(1300), 캡핑 패턴(1400)은 매립형 트렌치(1100) 내부에 차례로 형성될 수 있다. 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 매립형 트렌치(1100)의 양 측면에 형성될 수 있다. 게이트 전극(1300), 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 BCAT(buried Channel Array Transistor)로서 동작될 수 있다.
제1 절연층(1600)은 상기 BCAT 상에 형성될 수 있고, 비트 라인(1800)과 접속하는 비트 라인 컨택(1700)은 제1 절연층(1600)을 관통하여 형성될 수 있다. 제2 절연층(1900)은 비트 라인(1800)을 덮도록 형성될 수 있고, 랜딩 패드(2000)와 접속하는 컨택 플러그(2100)는 제2 절연층(1900)을 관통하여 형성될 수 있다.
도 4를 참고하면, 층간 절연막(100)은 기판(1000) 상에 형성될 수 있다. 구체적으로는, 층간 절연막(100)은 제2 절연층(1900) 및 랜딩 패드(2000) 상에 형성될 수 있다. 층간 절연막(100)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
제1 메탈 컨택 플러그(200)는 층간 절연막(100)을 관통하여 형성될 수 있다. 제1 메탈 컨택 플러그(200)는 층간 절연막(100) 사이의 소자들을 전기적으로 접속할 수 있다. 제1 메탈 컨택 플러그(200)는 금속, 예를 들어 텅스텐(W)을 포함할 수 있으나 이에 제한되는 것은 아니다.
식각 정지막(250)은 층간 절연막(100)상에, 제1 하부 전극(300)의 측면에 위치할 수 있다. 식각 정지막(250)은 식각비가 불량한 물질로 형성될 수 있으며, 식각 공정의 종점막(end point layer) 역할을 할 수 있다. 식각 정지막(250)은 본 실시예에서, 예를 들어, SiON 또는 SiN 을 포함할 수 있다. 필요에 따라, 식각 정지막(250)은 생략될 수 있다.
제1 하부 전극(300)은 제1 메탈 컨택 플러그(200) 상에 형성될 수 있다. 제1 하부 전극(300)은 실린더 형상일 수 있다. 제1 하부 전극(300)은 상부 전극(600) 및 유전막(500)과 함께 커패시터로서 작용할 수 있다. 제1 하부 전극(300)은 제1 도전성 물질로 이루어 질 수 있다. 예를 들어, 제1 도전성 물질은 TiN, TaN, W, Ru, Pt일 수 있다. 단, 이에 제한되는 것은 아니다.
도 1을 참고하면, 제1 하부 전극(300)들은 Z방향으로 길쭉한 스택 형태일 수 있다. 제1 하부 전극(300)은 X방향과 Y방향으로 복수개가 정렬되어 형성될 수 있다. 제1 하부 전극(300) 내부에는 제1 서포터(400)가 형성될 수 있다. 추후에, 제1 하부 전극(300) 및 제1 서포터(400) 상에 유전막(500) 및 상부 전극(600)이 형성될 수 있다. 도 2를 참고하면, 제1 하부 전극(300)은 활성 영역(1010)의 양단에 형성 될 수 있다.
제1 트렌치(350)는 제1 하부 전극(300) 내에 형성될 수 있다. 구체적으로, 제1 트렌치(350)의 존재에 의해 제1 하부 전극(300)은 결과적으로 실린더의 형상일 수 있다. 제1 하부 전극(300)에 제1 트렌치(350)를 형성하는 이유 중 하나는 제1 하부 전극(300)을 형성하는 제1 도전성 물질을 절감할 수 있기 때문이다. 다만, 이러한 트렌치의 형성이 커패시터 구조상의 약점이 될 수 있으므로, 서포터를 이용하여 이를 보완할 수 있다.
제1 서포터(400)는 제1 트렌치(350) 내에 형성될 수 있다. 구체적으로, 제1 서포터(400)는 트렌치 내부를 완전히(completely) 채울 수 있다. 제1 서포터(400)의 상면은 제1 하부 전극(300)의 상면과 동일 평면 상에 형성될 수 있다. 상기 "동일 평면"이란 제1 서포터(400)의 상면과 제1 하부 전극(300)의 상면의 미세한 단차를 포함하는 개념이다.
도 5는 도 4의 제1 하부 전극 및 제1 서포터를 구성하는 물질 간의 연성도를 비교한 그래프이다.
도 5를 참조하면, 앞서 설명한 본 실시예에 따른 반도체 장치(1)의 제1 하부 전극(300)을 구성하는 제1 도전성 물질은 브리틀(brittle)한 물질일 수 있다. 제1 서포터(400)를 구성하는 제2 도전성 물질은 덕타일(ductile)한 물질일 수 있다.
일반적으로, 특정 물질의 전단 탄성률(shear modulus, G)을 탄성 체적율(elastic bulk modulus, B)로 나눈 값(G/B)이 0.57이상인 경우 그 물질은 브리틀(brittle)하다고 볼 수 있다. 그리고, 그 물질의 G/B값이 0.57이하인 경우 덕타일(ductile)하다고 볼 수 있다. 여기서, 브리틀한 물질은 덕타일한 물질에 비해 상대적으로 깨지기 쉬운 특성을 가지고 있다고 볼 수 있다. 따라서, 반대로 덕타일한 물질은 브리틀한 물질에 비해 상대적으로 소성변형(塑性變形) 하기 쉬운 특성을 가지고 있다고 볼 수 있다.
본 실시예에서는, 브리틀한 제1 도전성 물질로 구성된 제1 하부 전극(300)의 스트레스를 덕타일한 제2 도전성 물질로 구성된 제1 서포터(400)가 완화시켜 줌으로써 제1 하부 전극(300)의 쓰러짐을 방지할 수 있게 된다.
구체적으로, 본 실시예에 따른 반도체 장치(1)의 제1 하부 전극(300)으로는 TiN과 같은 브리틀한 물질이 사용될 수 있다. TiN과 같은 도전 물질은 브리틀한 특성을 가지므로, 제1 하부 전극(300)에 과도한 스트레스가 인가될 경우, 제1 하부 전극(300)이 측?항(예를 들어, 도 4의 좌우 방향)으로 깨질 우려가 있다.
즉, 본 실시예와 달리, 제1 하부 전극(300) 사이에 덕타일한 물질로 구성된 제1 서포터(400)가 존재하지 않는다면, 스트레스로 인해 제1 하부 전극(300)이 파손되어, 반도체 소자(1)의 신뢰성이 열화될 수 있다.
하지만, 본 실시예에 따른 반도체 장치(1)에서는, 덕타일한 도전성 물질로 구성된 제1 서포터(400)를 도 4등에 도시한 것과 같이 제1 하부 전극(300) 사이에 배치한다. 이렇게 덕타일한 특성을 갖는 제1 서포터(400)는 일종의 쿠션(cushion) 기능을 수행함으로써, 제1 하부 전극에 인가되는 측방향 스트레스를 완화시켜주는 역할을 할 수 있다.
도 5를 참고하면, 예를 들어, 제1 하부 전극(300)은 브리틀한 TiN 또는 Ti0.5Al0.5N을 포함할 수 있다. 따라서, 이에 대응하는 제1 서포터(400)는 덕타일(ductile)한 Ti0.5W0.5N 또는 Ti0.5Mo0.5N를 포함할 수 있다.
한편, 본 발명이 상기 예시에 제한되는 것은 아니다. 예를 들어, 본 발명의 다른 몇몇 실시예에서, 제1 서포터(400)를 구성하는 제2 도전성 물질은, 제1 하부 전극(300)을 구성하는 제1 도전성 물질보다 최대 인장 강도(Ultimate Tensile Strength, UTS)가 큰 물질로 구성될 수도 있다.
이 경우, 제1 하부 전극(300) 보다 상대적으로 인장 강도가 훨씬 큰 물질을 제1 서포터(400)로 형성하여, 제1 하부 전극(300)의 쓰러짐을 방지할 수 있다. 구체적으로, 제1 하부 전극(300)에 가해지는 인장 스트레스(tensile stress)를 내부의 제1 서포터(400)가 버텨줄 수 있다. 따라서, 제1 하부 전극(300)은 쓰러지지 않을 수 있다. 상기 제2 도전성 물질은 예를 들어, 탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)일 수 있다.
탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)은 최대인장강도가 63Gpa이상인 물질이므로, 제1 하부 전극(300)을 이루는 물질 예를 들어, TiN보다 훨씬 큰 최대인장강도를 가진다.
다시 도 4를 참고하면, 유전막(500)은 제1 하부 전극(300), 제1 서포터(400) 및 식각 정지막(250)을 덮을 수 있다. 유전막(500)은 제1 하부 전극(300)과 상부 전극(600) 사이에서 전하를 통과시키지 않는 역할을 할 수 있다. 유전막(500)은 전하를 통과시키지는 않지만, 제1 하부 전극(300)과 상부 전극(600)의 전압 차에 의해 대전이 될 수 있게 할 수 있다. 유전막(500)은 Al2O3, HfO2, Lantane계 Oxide, ZrO2, Ta2O5, TiO2, SrTiO3, BaSrTiO3 등과 이의 조합으로 구성될 수 있다. 단, 이에 제한되는 것은 아니다.
상부 전극(600)은 유전막(500) 상에 형성될 수 있다. 상부 전극(600)은 유전막(500) 및 제1 하부 전극(300)과 같이 커패시터를 형성할 수 있다. 즉, 상부 전극(600)은 제1 하부 전극(300)과 함께 정전하를 모으는 역할을 할 수 있다. 상부 전극(600)은 제1 하부 전극(300)과 유사한 물질로 형성될 수 있다. 예를 들어, 상부 전극(600)은 TiN, TaN, W, Ru, Pt 등을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
다시, 도 3a 및 도 3b를 참고하면, 본 실시예의 반도체 소자(1)는 워드 라인(1300)과 비트 라인(1800)이 격자 구조를 이루는 회로도로 표현될 수 있다. 본 실시예의 반도체 소자(1)는 워드 라인(1300)과 비트 라인(1800)의 격자 사이에 트랜지스터 및 커패시터가 있는 디램(DRAM) 소자일 수 있다.
구체적으로, 매립형 트렌치(1100) 내에 형성된, 게이트 절연막(1200), 게이트 전극(1300) 및 캡핑 패턴(1400)은 도 3b의 C부분의 셀(cell) 내의 트랜지스터의 게이트의 역할을 할 수 있다. 도 1에는 2개의 게이트가 있으므로, 2개의 셀(cell)의 단면도임을 알 수 있다. 매립형 트렌치(1100)의 양 측면에 형성된 제1 소오스/드레인 영역(1500a) 및 제2 소오스/드레인 영역(1500b)은 도 3b의 C부분의 트랜지스터의 소오스 또는 드레인의 역할을 할 수 있다. 제1 하부 전극(300), 유전막(500) 및 상부 전극(600)은 C부분의 커패시터의 역할을 할 수 있다.
도 6을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자에 대해 설명한다.
도 6은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 이하에서는, 앞서 설명한 실시예에와 동일한 구성 요소에 대한 설명은 생략하고 차이점을 위주로 설명하도록 한다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치(2)에서, 제2 서포터(800)의 형상은 앞서 설명한 반도체 장치(1)의 제1 서포터(도 4의 400)의 형상과 다를 수 있다.
구체적으로, 제2 서포터(800)는 제1 트렌치(350)를 일부만 채우도록 형성된다. 제2 서포터(800)는 제1 트렌치(350)의 상부에만 형성될 수 있다. 제2 서포터(800)가 이렇게 형성됨에 따라, 제1 하부 전극(300) 사이에는 도 6에 도시된 것과 같이 제1 보이드(900)(void)가 형성될 수 있다.
이러한 제1 보이드(900)(void)는 제1 트렌치(350) 내에 형성될 수 있다. 제1 보이드(900)는 제2 서포터(800)의 하부에 형성될 수 있다. 제1 보이드(900)는 제1 트렌치(350)내의 빈 공간으로서 제1 하부 전극(300)의 스트레스를 완화시킬 수 있다.
구체적으로, 제1 하부 전극(300)의 두께가 커질수록 인장 스트레스(tensile stress)가 커질 수 있다. 예를 들어, TiN이 포함된 하부 전극의 경우에는 약 500 Å 이상인 경우에는 박리(lifting) 현상이 일어날 수 있다. 박리 현상이란, 제1 하부 전극(300)의 외부가 갈라져 떨어지는 현상을 말한다. 본 실시예에 따른 반도체 소자(2)는 내부의 제1 보이드(900)가 형성됨으로써, 제1 하부 전극(300)의 두께가 얇아지는 효과를 얻을 수 있다. 이에 따라, 제1 보이드(900)는 제1 하부 전극(300)의 스트레스를 완화하여 박리 현상을 방지할 수 있다.
도 7을 참조하여, 본 발명의 제3 실시예에 따른 반도체 소자에 대해 설명한다. 도 7은 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)의 기판(1000)은 제1 영역(I)과 제2 영역(II)을 포함한다. 제1 영역(I)에는 앞서 설명한 반도체 소자(1)가 형성되고, 제2 영역(II)에는 앞서 설명한 반도체 소자(2)가 형성될 수 있다.
구체적으로, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 제2 메탈 컨택 플러그(201), 제2 하부 전극(301), 제2 트렌치(351), 제3 서포터(801) 및 제2 보이드(901)를 포함한다.
기판(1000)은 제1 영역과 제2 영역으로 나누어 질 수 있다. 제1 영역에는 전술한 제1 실시예의 반도체 소자(1)가 있고, 인접한 제2 영역에 제2 실시예의 반도체 소자(2)가 형성될 수 있다.
제2 메탈 컨택 플러그(201)는 층간 절연막(100)을 관통하여 제2 영역에 형성될 수 있다. 제2 하부 전극(301)은 제2 메탈 컨택 플러그(201) 상에 형성될 수 있다. 제2 하부 전극(301)은 제1 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전성 물질은 TiN, TaN, W, Ru, Pt일 수 있다. 제2 트렌치(351)는 제2 하부 전극(301) 내에 형성될 수 있다.
제3 서포터(801)는 제2 트렌치(351) 내에 형성될 수 있다. 제3 서포터(801)는 제2 트렌치(351)의 전부를 채우지 않고, 제2 트렌치(351)의 일부만을 채울 수 있다. 제3 서포터(801)는 제2 하부 전극(301)을 형성하는 제1 도전성 물질과는 다른 제2 도전성 물질을 포함할 수 있다. 구체적으로, 제1 도전성 물질은 브리틀한 물질을 포함할 수 있다. 이에 반해, 제2 도전성 물질은 덕타일(ductile)한 물질을 포함할 수 있다. 예를 들어, 제2 도전성 물질은 Ti0.5W0.5N 또는 Ti0.5Mo0.5N를 포함할 수 있다. 또는, 제2 도전성 물질은 제1 도전성 물질보다 최대인장강도(UTS)가 큰 물질을 포함할 수 있다. 예를 들어, 제2 도전성 물질은 탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)을 포함할 수 있다. 제2 보이드(901)(void)는 제2 트렌치(351) 내에 형성될 수 있다. 제1 보이드(900)는 제3 서포터(801)의 하부에 형성될 수 있다. 제2 보이드(901)는 제2 트렌치(351)내의 빈 공간으로서 제2 하부 전극(301)의 스트레스를 완화시킬 수 있다.
본 실시예에서, 두 가지의 커패시터를 모두 구비하는 본 발명의 제3 실시예에 따른 반도체 소자(3)는 일정한 어느 영역의 커패시터가 쓰러지거나 훼손되어 정상적으로 작동하지 않을 때, 다른 영역의 커패시터를 이용할 수 있도록 하여 리던던시(Redundancy)를 높일 수 있다. 즉, 제1 영역(I)의 제1 하부 전극(300)의 경우, 측방향의 스트레스를 견디기에 유리하고, 제2 영역(II)의 제2 하부 전극(301)의 경우 박리 현상을 방지할 수 있다. 따라서, 인접한 셀(cell)이 같은 정도의 스트레스를 겪었을 때, 모든 커패시터가 쓰러지는 현상을 막을 수 있다.
이어서, 도 8 내지 도 17을 참조하여 본 발명의 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 8은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이고, 도 9 내지 도 17은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 8을 참조하면, 반도체 기판 상에 층간 절연막 및 제1 메탈 컨택 플러그를 형성한다(S800).
구체적으로, 도 9를 참조하면, 기판(1000) 상에 층간 절연막(100)을 형성한다. 비록 도 9에는 도시되지 않았지만, 층간 절연막(100) 하에는 트랜지스터 및 비트 라인(도 1의 1800) 등이 있을 수 있다. 제1 메탈 컨택 플러그(200)는 층간 절연막(100)을 관통하여 형성할 수 있다. 여기서, 제1 메탈 컨택 플러그(200)는 도전 물질을 포함할 수 있다. 구체적으로, 제1 메탈 컨택 플러그(200)는 예를 들어, 폴리 실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다시, 도 8을 참조하면, 식각 정지막 및 몰드 옥사이드층을 형성한다(S810).
구체적으로, 도 10을 참조하면, 식각 정지막(250)을 층간 절연막(100) 및 제1 메탈 컨택 플러그(200)를 덮도록 형성한다. 식각 정지막(250)은 식각비가 불량한 물질로 형성될 수 있으며, 식각 공정의 종점막(end point layer) 역할을 할 수 있다. 식각 정지막(250)은 본 실시예에서, 예를 들어, SiON 또는 SiN 을 포함할 수 있다. 필요에 따라, 식각 정지막(250)을 형성하는 것은 생략될 수 있다.
다음, 몰드 옥사이드층(271)을 식각 정지막(250) 상에 형성한다. 이러한 몰드 옥사이드층(271)은 추후 패터닝 되어, 하부 전극을 형성하는데 필요한 트렌치를 제공할 수 있다. 몰드 옥사이드층(271)은 제1 하부 전극(300)이 충분히 길게 형성될 수 있도록 충분한 높이를 가지도록 형성한다.
다시, 도 8을 참조하면, 몰드 옥사이드층 및 식각 정지막을 식각하여 하부 전극 홀을 형성한다(S820).
구체적으로, 도 11을 참조하면, 몰드 옥사이드층(271) 및 식각 정지막(250)은 제1 메탈 컨택 플러그(200)의 상면이 노출될 때까지 식각할 수 있다. 이에 따라, 도시된 것과 같이 몰드 옥사이드(270) 내에 하부 전극 홀(280)을 형성한다.
다시, 도 8을 참조하면, 하부 전극막을 형성한다(S830).
구체적으로, 도 12를 참고하면, 하부 전극막(300p)을 하부 전극 홀(280) 및 몰드 옥사이드(270)의 상면을 덮도록 형성할 수 있다. 하부 전극막(300p)은 도시된 것과 같이 몰드 옥사이드(270)의 형상을 따라 컨포멀하게 형성될 수 있다. 이렇게 하부 전극막(300p)을 형성하는 방법으로는, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD)이나 원자층 증착(Atomic Layer Deposition, ALD) 방법 등이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
하부 전극막(300p)이 이렇게 몰드 옥사이드(270)의 형상을 따라 컨포멀하게 형성되므로, 형성된 하부 전극막(300p) 상에는 도시된 것과 같이 제1 트렌치(350)가 형성될 수 있다.
하부 전극막(300p)은 제1 도전성 물질로 이루어 질 수 있다. 예를 들어, 제1 도전성 물질은 TiN, TaN, W, Ru, Pt일 수 있다. 단, 이에 제한되는 것은 아니다.
다시, 도 8을 참조하면, 제1 서포터막을 형성한다(S840).
구체적으로, 도 13을 참고하면, 제1 서포터막(400p)을 제1 트렌치(350)를 완전히 채우도록 형성한다. 또한 제1 서포터막(400p)을 하부 전극막(300p)의 상면을 덮도록 형성할 수 있다.
제1 서포터막(400p)은 하부 전극막(300p)을 형성하는 제1 도전성 물질과는 다른 제2 도전성 물질을 포함할 수 있다. 구체적으로, 제1 도전성 물질은 브리틀한 물질이므로, 제2 도전성 물질은 덕타일(ductile)한 물질을 포함할 수 있다. 예를 들어, 제2 도전성 물질은 Ti0.5W0.5N 또는 Ti0.5Mo0.5N를 포함할 수 있다.
또는, 제2 도전성 물질은 제1 도전성 물질보다 최대인장강도(UTS)가 큰 물질을 포함할 수 있다. 예를 들어, 제2 도전성 물질은 탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)을 포함할 수 있다.
도 8을 참조하면, 제1 하부 전극 및 제1 서포터를 형성한다(S850).
구체적으로, 도 14를 참고하면, 하부 전극막(300p) 및 제1 서포터막(400p)을 몰드 옥사이드(270)의 상면이 노출될 때까지 식각할 수 있다. 상기 식각에 따라 셀(cell)간 노드 분리가 이루어 진다.
하부 전극막(300p) 및 제1 서포터막(400p)을 식각하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP)공정을 사용할 수 있다. 하부 전극막(300p)의 상부가 식각되면, 제1 하부 전극(300)이 형성될 수 있다. 제1 서포터막(400p)의 상부가 식각되면 제1 서포터(400)가 형성될 수 있다. 제1 서포터(400)의 상면은 제1 하부 전극(300)의 상면과 동일 평면일 수 있다. 상기 "동일 평면"이란 제1 서포터(400)의 상면과 제1 하부 전극(300)의 상면의 미세한 단차를 포함하는 개념이다.
도 8을 참조하면, 남은 몰드 옥사이드를 제거한다(S860).
구체적으로, 도 15를 참조하면, 남은 몰드 옥사이드(270)는 전부 식각된다. 따라서, 제1 하부 전극(300)의 측면에는 식각 정지막(250) 밖에 남지 않고, 이에 따라 제1 하부 전극(300)의 외벽이 노출될 수 있다. 따라서, 열적, 기계적 스트레스에 의해 제1 하부 전극(300)이 쓰러지거나 일부가 벗겨지는 문제가 발생할 수 있다. 따라서, 본 실시예의 반도체 소자(1)는 제1 서포터(400)를 형성함으로써, 제1 하부 전극(300)의 쓰러짐을 방지하고자 한다.
도 8을 참조하면, 유전막 및 상부 전극을 형성한다(S870).
구체적으로, 도 16을 참고하면, 유전막(500)을 식각 정지막(250), 제1 하부 전극(300) 및 제1 서포터(400)를 모두 덮도록 형성할 수 있다. 유전막(500)은 Al2O3, HfO2, Lantane계 Oxide, ZrO2, Ta2O5, TiO2, SrTiO3, BaSrTiO3 등과 이의 조합으로 형성할 수 있다.
이어서, 도 17을 참고하면, 상부 전극(600)을 유전막(500) 상에 형성할 수 있다. 상부 전극(600)은 TiN, TaN, W, Ru, Pt 등을 사용할 수 있다.
스택형 하부 전극을 이용한 기존의 커패시터는 그 제조 공정에서 하부 전극이 지지되지 못해 쓰러지는 현상이 있었고, 이로 인해 소자 분리가 이루어지지 않아 반도체 소자의 신뢰성을 저하시키곤 하였다. 따라서, 본 실시예는 스택형 제1 하부 전극(300)의 내부의 제1 트렌치(350)에 제1 하부 전극(300)을 형성하는 제1 도전성 물질과 다른 제2 도전성 물질을 넣어 제1 서포터(400)를 형성함으로써, 몰드 옥사이드(270)가 제거된 경우에도 하부 전극이 쓰러지지 않는 반도체 소자(1)를 제공한다.
구체적으로, 제1 하부 전극(300)을 이루는 브리틀한 제1 도전성 물질에 대응하여 제1 서포터(400)를 덕타일(ductile)한 물질로 포함하여 부러짐과 휘어짐을 동시에 대비 할 수 있다.
또는, 제2 도전성 물질이 최대인장강도(UTS)가 훨씬 큰 물질, 예를 들어, 탄소 나노튜브(carbon nanotube) 또는 그래핀(graphene)을 포함하게 하여, 제1 하부 전극(300)이 외부의 스트레스에 견디게 할 수 있다.
제1 하부 전극(300), 유전막(500) 및 상부 전극(600)은 커패시터를 이루어 기억소자의 역할을 할 수 있다. 본 실시예의 커패시터는 DRAM(Dynamic Random Access Memory)의 기억 소자 역할을 수행하는 데에 사용될 수 있으나, 이에 제한되지는 않는다. 즉, 일반적인 커패시터의 제조에도 사용될 수 있다.
이어서, 도 18 내지 도 25를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 본 실시예는 희생막 및 제1 보이드를 제외하고는 전술한 제1 실시예의 제조 방법과 실질적으로 동일하므로, 전술한 제1 실시예의 제조 방법과 중복되는 부분에 대한 설명은 간략히 하거나 생략하기로 한다.
도 18은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이고, 도 19 내지 도 25는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18을 참조하면, 반도체 기판 상에 층간 절연막 및 제1 메탈 컨택 플러그를 형성한다(S1800). 이어서, 식각 정지막 및 몰드 옥사이드층을 형성한다(S1810). 이어서, 몰드 옥사이드층 및 식각 정지막을 식각하여 하부 전극 홀을 형성한다(S1820). 이어서, 하부 전극막을 형성한다(S1830). 상기 단계는 제1 실시예와 중복된다.
도 18을 참조하면, 희생막을 형성한다(S1840).
구체적으로, 도 19를 참고하면, 희생막(700p)을 제1 트렌치(350)를 완전히 채우도록 형성할 수 있다. 또한, 희생막(700p)을 하부 전극막(300p)의 상면이 덮이도록 형성할 수 있다. 희생막(700p)을 제1 트렌치(350) 내에 있는 먼지나 이물질을 제거하기 위해 형성할 수 있다. 희생막(700p)은 추후에 제거되는 바, 이 때에 제1 트렌치(350)내에 있는 먼지 또는 이물질이 같이 제거될 수 있다. 희생막(700p)은 포토레지스터, 탄소, 또는 옥사이드를 포함할 수 있다.
도 18을 참조하면, 몰드 옥사이드가 노출될 때까지 식각한다(S1850).
구체적으로, 도 20을 참조하면, 하부 전극막(300p) 및 희생막(700p)을 몰드 옥사이드(270)의 상면이 노출될 때까지 식각할 수 있다. 하부 전극막(300p) 및 희생막(700p)을 식각하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP)공정을 사용할 수 있다. 하부 전극막(300p)을 식각하여 제1 하부 전극(300)을 형성할 수 있다. 희생막(700p)의 일부를 식각하고, 일부는 식각하지 않는다. 남은 희생막(700)의 상면은 제1 하부 전극(300)의 상면과 동일 평면일 수 있다. 상기 "동일 평면"이란 남은 희생막(700)의 상면과 제2 하부 전극(301)의 상면의 미세한 단차를 포함하는 개념이다.
도 18을 참조하면, 남은 희생막을 제거한다(S1860).
구체적으로, 도 21을 참조하면, 남은 희생막(700)을 모두 제거할 수 있다. 남은 희생막(700)을 제거하는 방법은 애싱(Ashing) 또는 O3 처리가 포함될 수 있다. 이 공정에 의해 남은 희생막(700)은 모두 제거된다. 이에 따라, 제1 트렌치(350) 내의 먼지 및 이물질을 모두 제거할 수 있다.
도 18을 참조하면, 제2 서포터막 및 제1 보이드를 형성한다(S1870).
구체적으로, 도 22을 참조하면, 제2 서포터막(800p)을 몰드 옥사이드(270), 제1 하부 전극(300) 및 제1 트렌치(350)의 상부에 형성할 수 있다. 이렇게 제2 서포터막(800p)을 형성하는 데에는, 스탭 커버리지가 불량한 방법이 이용될 수 있다. 본 실시예에서는, 예를 들어, 이러한 방법으로 PVD가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 서포터막(800p)을 형성함에 따라 도시된 바와 같이 제1 보이드(void)가 동시에 형성될 수 있다. 제2 서포터막(800p)은 제1 하부 전극(300)을 형성하는 제1 도전성 물질과는 다른 제2 도전성 물질을 포함할 수 있다. 구체적으로, 제1 하부 전극(300)을 형성하는 제1 도전성 물질은 브리틀한 물질을 포함할 수 있다. 따라서 이에 대응하는 덕타일(ductile)한 물질을 제2 서포터(800)에 포함할 수 있다. 예를 들어, 제2 도전성 물질은 Ti0.5W0.5N 또는 Ti0.5Mo0.5N를 포함할 수 있다.
또는, 제2 도전성 물질은 제1 도전성 물질보다 최대인장강도(UTS)가 큰 물질을 포함할 수 있다. 예를 들어, 제2 도전성 물질은 탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)을 포함할 수 있다.
제1 보이드(900)는 제1 트렌치(350)내의 빈 공간으로서 제1 하부 전극(300)의 스트레스를 완화시켜 박리 현상을 방지할 수 있다.
도 18을 참조하면, 제2 서포터를 형성한다(S1880).
구체적으로, 도 23을 참고하면, 제2 서포터막(800p)을 몰드 옥사이드(270)의 상면이 노출될 때까지 식각할 수 있다. 상기 식각에 따라 셀(cell)간 노드 분리가 이루어 진다. 제1 서포터막(400p)을 식각하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP)공정을 사용할 수 있다. 제2 서포터막(800p)을 식각함으로써, 제2 서포터(800)를 형성한다. 제2 서포터(800)의 상면은 제1 하부 전극(300)의 상면과 동일 평면일 수 있다. 상기 "동일 평면"이란 제2 서포터(800)의 상면과 제1 하부 전극(300)의 상면의 미세한 단차를 포함하는 개념이다.
도 18을 참조하면, 남은 몰드 옥사이드를 제거한다(S1890).
구체적으로, 도 24를 참조하면, 남은 몰드 옥사이드(270)를 전부 식각할 수 있다. 따라서, 제1 하부 전극(300)의 외벽이 노출되고, 제1 하부 전극(300)의 쓰러짐 현상이 문제될 수 있다. 다만 본 실시예에 따른 반도체 소자(2)는 제2 서포터(800) 및 제1 보이드(900)에 의해 쓰러짐을 방지할 수 있다.
도 25를 참조하면, 유전막 및 상부 전극을 형성한다(S1900).
구체적으로, 도 25를 참고하면, 유전막(500)을 식각 정지막(250), 제1 하부 전극(300) 및 제2 서포터(800)를 모두 덮도록 형성할 수 있다. 유전막(500)은 Al2O3, HfO2, Lantane계 Oxide, ZrO2, Ta2O5, TiO2, SrTiO3, BaSrTiO3 등과 이의 조합으로 구성할 수 있다. 상부 전극(600)을 유전막(500) 상에 형성할 수 있다. 상부 전극(600)은 TiN, TaN, W, Ru, Pt 등을 사용할 수 있다. 제1 하부 전극(300), 유전막(500) 및 상부 전극(600)은 커패시터를 이루어 기억소자의 역할을 할 수 있다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 예시적 블록도이다.
도 26을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2600)은 컨트롤러(2610), 입출력 장치(2620, I/O), 기억 장치(2630), 인터페이스(2640) 및 버스(2650, bus)를 포함할 수 있다. 컨트롤러(2610), 입출력 장치(2620), 기억 장치(2630) 및/또는 인터페이스(2640)는 버스(2650)를 통하여 서로 결합 될 수 있다. 버스(2650)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(2610)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2620)는 키 패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2630)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2630)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2630)는 디램(DRAM)을 포함할 수 있다. 인터페이스(2640)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2640)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2640)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2600)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 27을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 제1 메모리(2710)는 메모리 카드(2700)에 채용될 수 있다. 메모리 카드(2700)는 호스트(2730)와 제1 메모리(2710) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(2720)를 포함할 수 있다.
제2 메모리(2721)는 중앙 처리 장치(2722)의 동작 메모리(Cache Memory)로 사용될 수 있다. 제2 메모리(2721)은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 포함할 수 있다. 호스트 인터페이스(2723)은 호스트(2730)가 메모리 카드(2700)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(2724)는 제1 메모리(2710)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(2725)는 제1 메모리(2710)와 인터페이싱할 수 있다. 중앙 처리 장치(2722)는 메모리 컨트롤러(2720)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 28 및 도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 28은 태블릿 PC이고, 도 29는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 층간 절연막 200: 제1 메탈 컨택 플러그
300: 제1 하부 전극 350: 제1 트렌치
400: 제1 서포터 500: 유전막
600: 상부 전극

Claims (10)

  1. 반도체 기판 상에 형성되는 층간 절연막;
    상기 층간 절연막을 관통하는 메탈 컨택 플러그;
    상기 메탈 컨택 플러그 상에 형성되고, 제1 금속을 포함하고, 트렌치를 포함하는 실린더 형상의 하부 전극;
    상기 트렌치 내에 형성되고, 상기 제1 금속과 다른 제2 금속을 포함하는 서포터;
    상기 하부 전극 및 서포터 상에 형성되는 유전막;
    상기 유전막 상에 형성되는 상부 전극을 포함하고,
    상기 제2 금속은 상기 제1 금속보다 최대 인장 강도(Ultimate Tensile Strength, UTS)가 큰 물질을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 서포터는 상기 트렌치를 완전히(completely) 채우는 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 금속은 TiN을 포함하고,
    상기 제2 금속은 탄소 나노튜브(Carbon nanotube) 또는 그래핀(graphene)을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 트렌치 내에 형성되는 보이드(void)를 더 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 반도체 기판은 제1 영역과 제2 영역을 포함하고,
    상기 메탈 컨택 플러그는, 상기 제1 영역에 형성된 제1 메탈 컨택 플러그와, 상기 제2 영역에 형성된 제2 메탈 컨택 플러그를 포함하고,
    상기 하부 전극은, 상기 제1 메탈 컨택 플러그 상에 형성되고, 제1 트렌치를 포함하는 제1 하부 전극과, 상기 제2 메탈 컨택 플러그 상에 형성되고, 제2 트렌치를 포함하는 제2 하부 전극을 포함하고,
    상기 서포터는, 상기 제1 트렌치를 완전히 채우며 상기 제1 트렌치 내에 형성되는 제1 서포터와, 상기 제2 트렌치를 부분적으로 채우며 상기 제2 트렌치 내에 형성되는 제2 서포터를 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 층간 절연막 하에 상기 메탈 컨택 플러그와 전기적으로 접속되는 트랜지스터 및 비트 라인을 더 포함하는 반도체 소자.
  8. 반도체 기판상에 층간 절연막과 이를 관통하는 컨택 플러그를 형성하고,
    상기 컨택 플러그 상에 형성되고, 제1 도전성 물질을 포함하고, 트렌치를 포함하는 하부 전극을 형성하고,
    상기 트렌치를 매립하는 상기 제1 도전성 물질과 다른 제2 도전성 물질을 포함하는 서포터를 형성하고,
    상기 하부 전극 및 상기 서포터 상에 유전막과 상부 전극을 차례로 형성하고,
    상기 제2 도전성 물질은 상기 제1 도전성 물질보다 최대 인장 강도(UTS)가 큰 물질을 포함하는 반도체 소자 형성 방법.
  9. 제8 항에 있어서,
    상기 서포터를 형성하는 것은 상기 트렌치 내에 공극(Void)을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  10. 제8 항에 있어서,
    상기 서포터를 형성하는 것은 화학 기계적 연마(Chemical Mechanical Polish, CMP) 공정을 포함하는 반도체 소자 형성 방법.
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