KR100622284B1 - 커패시터의 하부 전극 형성 방법 - Google Patents
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Abstract
실린더형 커패시터의 하부 전극 형성 방법에서, 콘택 플러그들을 포함하는 반도체 기판 상에 식각 저지막, 몰드막, 지지막, 제1 희생막을 형성하고, 상기 희생막 상에 비정질 탄소 마스크 패턴들을 형성한다. 상기 비정질 탄소 마스크 패턴들을 식각 마스크로 사용하여 상기 콘택 플러그를 노출하는 개구부들을 형성한다. 상기 개구부들의 측벽 및 저면에 실린더형의 하부 전극 패턴들을 형성한다. 이어서, 상기 하부 전극 패턴들간의 간격이 넓은 부위에 형성된 지지막은 제거하고 상기 하부 전극 패턴들 간의 간격이 좁은 부위에 형성된 지지막은 남겨서 상기 하부 전극 패턴들 간을 서로 연결시키는 지지막 패턴을 형성한다. 따라서 상기 공정에 의해 커패시터를 형성하는 경우 쓰러지거나 기울어지는 현상이 감소된다.
Description
도 1 내지 도 3은 커패시터 하부 전극의 쓰러짐 방지 구조를 갖는 종래 실린더형 커패시터의 하부 전극 형성 방법의 문제점을 설명하기 위한 단면도들이다.
도 4는 본 발명의 일 실시예에 따라 형성된 커패시터 하부 전극의 쓰러짐 방지 구조를 갖는 실린더형 커패시터의 하부 전극을 나타낸 평면도이다.
도 5 내지 도 16은 본 발명의 일 실시예에 따른 실린더형 커패시터의 하부 전극 형성 방법을 설명하기 위한 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
230 : 콘택 플러그 240 : 식각 저지막
250 : 몰드막 260 : 지지막
270 : 제1 희생막 280 : 비정질 탄소 마스크막
240a : 식각 저지막 패턴 250a : 몰드막 패턴
260a : 지지막 패턴 270a : 제1 희생막 패턴
280a : 비정질 탄소 마스크 패턴 285 : 개구부
290 : 하부 전극용 도전막 290a : 하부 전극 패턴
300 : 제2 희생막 310 : 스페이서용 절연막
320 : 스페이서
본 발명은 커패시터의 하부 전극 형성 방법에 관한 것으로, 보다 상세하게는 실린더형 구조를 갖는 커패시터의 하부 전극 형성 방법에 관한 것이다.
DRAM에서 셀 커패시턴스의 증가는 메모리셀의 독출(read-out )능력을 향상시키고 소프트 에러율(soft error)을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 한편, 메모리 셀의 집적도가 증가함에 따라서 하나의 칩에서 단위 셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀 커패시턴스 영역의 감소를 초래하게되므로, 집적도의 증가와 더불어 단위면적에 확보되는 정전용량의 증가는 필수적이다.
이에, 한정된 면적에 큰 정전용량을 가지는 커패시터를 실현시키기 위한 노력이 계속되어 왔으며, 이들 대부분은 셀 커패시터를 구성하는 저장 전극(storage node)의 구조에 관한 것으로, 그 구조를 3 차원 입체 구조로 형성하여 유효면적을 증가시키는 방향으로 많은 연구가 이루어져 왔다. 그 결과, 종래의 플래너(planar)형에서 트랜치(trench)형, 스택(stack)형, 실린더(cylindrical)형 또는 이들의 복합형 등 다양한 종류의 입체구조의 저장전극이 연구 개발되고 있다.
그러나 저장전극의 구조를 개선하여 셀 정전용량을 증가시키고자 하는 시도는 디자인 룰의 한계, 복잡한 공정에 의한 에러율의 증가 등의 문제점이 지적되어 그 제조가능성에 대해 회의적인 평가를 받게 되었고, 이들 문제점을 극복하는 새로운 셀 커패시터 제조방법에 대한 필요성이 더욱 높아지게 되었다.
특히, 실린더형 커패시터는 정전용량을 향상시키기 위해 하부 전극을 높게 형성하고 있는 추세에 있다. 다만 상기 하부 전극이 높아짐에 따라 상기 하부 전극이 쓰러져 상기 하부 전극들 사이에 브리지(bridge)를 유발하는 문제가 발생하며, 따라서 이를 개선하기 위한 커패시터 제조 방법에 관한 연구가 지속되고 있다.
도 1 내지 도 3은 커패시터 하부 전극의 쓰러짐 방지 구조를 갖는 종래 실린더형 커패시터의 하부 전극 형성 방법의 문제점을 설명하기 위한 단면도들이다.
도 1을 참조하면, 필드 영역(20), 콘택(30), 콘택 플러그(40) 등이 형성된 반도체 기판(10) 상에 식각 저지막(50), 몰드막(60), 지지막(70), 제1 희생막(80) 및 폴리실리콘 마스크막(90)을 차례로 형성한다.
도 2를 참조하면, 상기 콘택 플러그(40)들을 노출시키는 개구부(미도시)들을 형성하기 위해 상기 폴리실리콘 마스크막(90)을 패터닝하여 폴리실리콘 마스크 패턴(90a)들을 형성한다. 다음, 상기 폴리실리콘 마스크 패턴(90a)들을 식각 마스크로 사용하여 상기 제1 희생막(80), 지지막(70), 몰드막(60) 및 식각 저지막(50)을 차례로 패터닝하여 상기 개구부(110)들을 형성하는 제1 희생막 패턴(80a)들, 지지막 패턴(70a)들, 몰드막 패턴(60a)들 및 식각 저지막 패턴(50a)들을 형성한다. 다음, 상기 패턴들(50a, 60a, 70a, 80a, 90a)로 형성되는 개구부(110)들의 측벽 및 저면에 하부 전극용 도전막(100)을 형성하고, 상기 개구부(110)들의 내부에 제2 희생막(110)을 형성한다.
도 3을 참조하면, 상기 제1 희생막 패턴(80a)들의 상부면이 노출될 때까지 상기 제1 희생막 패턴(80a)들의 상부면에 형성된 폴리실리콘 마스크 패턴(90a)들, 상기 폴리실리콘 마스크 패턴(90a)들의 상부면에 형성된 하부 전극용 도전막(미도시) 및 상기 제2 희생막(110)을 CMP 또는 에치백 공정을 실행하여 상기 하부 전극용 도전막(100)을 노드 분리시켜 하부 전극 패턴(100a)들을 형성한다.
다음, 후속공정으로서 상기 식각 저지막 패턴(50a)들 상부의 상기 하부 전극 패턴(100a)들의 외벽 및 상기 개구부(미도시)들을 노출시켜 하부 전극(미도시)들을 형성한다.
하지만 도3에 도시된 바와 같이, 상기 하부 전극 패턴(100a)들의 형성 공정에 CMP 또는 에치백 공정을 실행하는 경우, CMP 공정의 특성상 상기 지지막 패턴(70a)들 상부의 상기 하부 전극 패턴(100a)들 간의 높이에 많은 편차가 발생하고, 에치백에 의하는 경우에는 노드 분리 시간이 길어지고 상기 하부 전극 패턴(100a)에까지 식각이 이루어지기 쉬워서 상기 하부 전극 패턴이 손상된다.
따라서, 후속 공정으로서 상기 제1 희생막 패턴(80a)들이 제거된 반도체 기판 전면에 증착되는 스페이서 산화막(미도시)의 양이 균일하지 못하여 상기 하부 전극(미도시)들의 쓰러짐을 방지하기 위한 지지막 패턴(70a)들을 형성하기가 용이하지 못한 문제가 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 실린더형 커패시터의 쓰러짐 방지 구조를 용이하게 형성하기 위한 커패시터의 하부 전극 형성 방법을 제 공하는 데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법은, 콘택 플러그들을 포함하는 반도체 기판 상에 식각 저지막, 몰드막, 지지막, 제1 희생막 및 비정질 탄소(amorphous carbon) 마스크막을 차례로 적층한다. 상기 비정질 탄소 마스크막을 패터닝하여 상기 비정질 탄소 마스크 패턴들을 형성한다. 상기 비정질 탄소 마스크 패턴들을 식각 마스크로 사용하여 상기 제1 희생막, 지지막, 몰드막 및 식각 저지막을 차례로 식각하여 상기 콘택 플러그 상부면을 노출하는 개구부들을 형성한다. 상기 개구부들의 측벽 및 저면에 실린더형의 하부 전극 패턴들을 형성한다. 상기 하부 전극 패턴들간의 간격이 넓은 부위에 형성된 지지막은 제거하고 상기 하부 전극 패턴들 간의 간격이 좁은 부위에 형성된 지지막은 남겨서 상기 하부 전극 패턴들 간을 서로 연결시키는 지지막 패턴을 형성하여 커패시터의 하부 전극들을 형성한다.
상술한 바와 같은 본 발명에 따르면, 커패시터의 하부 전극들을 패터닝하는 공정에서 비정질 탄소 마스크막을 사용하므로 상기 하부 전극 패턴들을 노드 분리하기 위한 에치백 공정이 가능해진다. 따라서, 노드 분리에 화학 기계적 연마 공정을 사용하는 종래의 방법에 비해 공정 시간을 단축시킬 수 있고, 상기 하부 전극 패턴들의 높이의 편차가 감소되어 하부 전극의 쓰러짐 방지 구조를 갖는 지지막 패턴을 용이하게 형성할 수 있다.
이하, 본 발명에 따른 바람직한 일 실시예를 첨부된 도면을 참조하여 상세하 게 설명한다.
도 4는 본 발명의 일 실시예에 따라 형성된 커패시터 하부 전극의 쓰러짐 방지 구조를 갖는 실린더형 커패시터의 하부 전극을 나타낸 평면도이고, 도 5 내지 도 16은 본 발명의 일 실시예에 따른 실린더형 커패시터의 하부 전극 형성 방법을 설명하기 위한 공정 단면도들이다.
도 4를 참조하면, 콘택 플러그(230)들을 포함하는 하부 구조물이 형성되어 있는 기판 상에, 상기 콘택 플러그(230)와 접속하는 실린더형의 하부 전극 패턴(290a)들이 구비된다. 상기 각 하부 전극 패턴(290a)들은 규칙적으로 배열되어 있다. 또한, 상기 규칙적으로 배열되어 있는 각각의 하부 전극 패턴(290a)들에는 상기 하부 전극 패턴(290a)들의 쓰러짐을 방지하기 위해 구비되는 지지막 패턴(260a)들이 형성되어 있다.
구체적으로, 상기 지지막 패턴(260a)들은 이웃하는 하부 전극 패턴(290a)들을 서로 연결하도록 매쉬 형상을 갖는다. 더욱 구체적으로, 상기 지지막 패턴(260a)들은 상기 이웃하는 하부 전극 패턴(290a)들 중에서 상기 하부 전극 패턴(290a)들 간의 간격이 가장 좁게 위치하는 하부 전극 패턴(290a)들을 서로 연결하도록 구비된다. 따라서, 상기 지지막 패턴(260a)들은 상기 하부 전극 패턴(290a)들 간의 간격이 넓은 부위(W1)에는 형성되지 않는다.
여기서, 상기 지지막 패턴이 형성되어 있는 일 방향 즉, 도 4에서 B-B' 방향을 단축 방향이라 하고, 상기 지지막 패턴이 형성되지 않는 방향으로 상기 하부 전극 패턴(290a)들이 배열된 방향 즉, 도 4에서 A_A' 방향을 장축 방향이라 한다.
이하에서는 도 4에 도시된 실린더형 커패시터의 하부 전극들을 형성하기 위한 공정들을 설명한다.
도 5를 참조하면, 필드 영역(210), 콘택(220), 콘택 플러그(230) 등을 형성하기 위한 전 공정을 거친 반도체 기판(200) 상에 다층 박막을 형성한다. 상기 다층 박막은 식각 저지막(240), 몰드막(250), 지지막(260), 제1 희생막(270) 및 비정질 탄소 마스크막(280)을 상기 기판(200) 상에 차례로 적층하여 형성한다.
상기 비정질 탄소 마스크막(280)을 제외한 다층 박막은 상기 하부 전극(290b)들의 외형을 결정하는 주형(molding flask)의 역할을 하는 물질막들이다.
이들 다층 박막을 더 자세하게 설명하면, 상기 식각 저지막(240)은 상기 주형 형성을 위한 식각 공정에서 상기 콘택 플러그(230) 등이 포함된 반도체 기판(200)이 리세스되는 문제를 예방하기 위한 물질막이다. 따라서 상기 식각 저지막(240)은 상기 식각 공정에서 사용하는 식각 레서피에 대해 선택비를 갖는 물질막으로 형성하며, 바람직하게는 실리콘 질화막(SiN) 또는 실리콘 산화질화(SiON)막으로 형성한다.
상기 몰드막(250)은 상기 하부 전극(290b)들의 외형을 결정하는 주된 물질막으로 실리콘 산화막으로 형성하되, P-TEOS 또는 SOG 계열의 물질막 등과 같이 산화막 식각 레서피에서 식각 속도가 빠른 물질막으로 형성한다.
상기 제1 희생막(270)은 실리콘 산화막 등으로 형성한다.
상기 지지막(260)은 상기 하부 전극(290b)들이 쓰러져 브리지(bridge)를 유발하는 문제를 방지하기 위한 물질막으로, 상기 제1 희생막(270)으로 제공되는 물 질과의 식각 선택비가 높은 물질을 증착하여 형성한다.
상기 비정질 탄소 마스크막(280)은 1mTorr 내지 10Torr의 기압 및 400 내지 650℃의 온도에서 플라즈마 화학기상 증착(plasma CVD) 방식을 이용하여 비정질 탄소를 증착하여 형성한다. 상기 비정질 탄소 마스크막(280)은 1000 내지 7000Å의 두께로 형성하는 것이 바람직하다.
여기서, 상기 비정질 탄소 마스크막(280)을 제외한 상기 다층 박막은 상기 하부 전극(290b)들의 높이를 결정하기 때문에 커패시터의 정전 용량을 결정하는 한가지 변수가 된다.
도 6을 참조하면, 상기 비정질 탄소 마스크막(280)을 패터닝하여, 상기 콘택 플러그(230)들을 노출시키는 개구부(285)들을 형성하기 위한 비정질 탄소 마스크 패턴(280a)들을 형성한다.
도 7을 참조하면, 상기 비정질 탄소 마스크 패턴(280a)들을 식각 마스크로 사용하여 상기 제1 희생막(270), 지지막(260), 몰드막(250) 및 식각 저지막(240)을 차례로 식각하여 개구부들을 형성한다. 상기 개구부들을 형성함으로서, 상기 제1 희생막, 지지막, 몰드막 및 식각 저지막은 제1 희생막 패턴(270a)들, 지지막 패턴(260a)들, 몰드막 패턴(250a)들 및 식각 저지막 패턴(240a)으로 전환된다.
상기 개구부(285)의 형성 공정은 이방성 식각 방법으로 수행한다. 특히 상기 제1 희생막(270) 및 몰드막(250)에 대한 식각 공정은 상기 지지막(260) 및 식각 저지막(240)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다.
이어서, 상기 개구부(285)들을 형성한 이후, 상기 제1 희생막 패턴(270a)들 상부면에 형성된 상기 비정질 탄소 마스크 패턴(280a)들은 산소 플라즈마(O2 plasma)를 이용하여 제거한다.
상기와 같이 산소 플라즈마를 이용하여 상기 비정질 탄소 마스크 패턴(280a)들을 제거하는 경우, 하부의 제1 희생막(270)이 거의 소모되지 않으면서 상기 비정질 탄소 마스크 패턴(280a)들만을 선택적으로 제거할 수 있다. 때문에, 상기 비정질 탄소 마스크 패턴(280a)들을 제거한 후 남아있는 상기 제1 희생막(270)의 두께는 기판 전 영역에서 거의 동일하다.
도 8을 참조하면, 상기 비정질 탄소 마스크 패턴(280a)들이 제거된 상기 개구부(285)들의 측벽 및 저면에 상기 콘택 플러그(230)들과 접촉하는 하부 전극 패턴(290a)들을 형성하기 위해, 상기 제1 희생막 패턴(270a)들의 상부면과 상기 개구부(285)들의 측벽 및 저면에 하부 전극용 도전막(290)을 형성한다.
사용할 수 있는 상기 도전막(290)의 물질은 예컨대 폴리 실리콘(Polysilicon) 등을 들 수 있다.
도 9를 참조하면, 상기 하부 전극용 도전막(290)이 형성된 개구부(285)들의 내부를 절연물질로 매립하여 제2 희생막(300)을 형성한다. 상기 제2 희생막(300)은 상기 제1 희생막(270)과 동일한 절연물질을 증착하여 형성하는 것이 바람직하다.
도 10을 참조하면, 상기 제1 희생막 패턴(270a)들의 상부면에 위치하는 상기 하부 전극용 도전막(290)이 완전히 제거될 때까지. 상기 제1 희생막 패턴(270a)들의 상부면에 형성된 상기 하부 전극용 도전막(290) 및 상기 제2 희생막(300)을 부 분적으로 에치백(etchback)한다. 상기 공정에 의해 상기 하부 전극용 도전막(290)을 노드 분리되어 하부 전극 패턴(290a)들이 형성된다.
이 전 공정에서 상기 비정질 탄소 마스크 패턴(280a)들이 제거되어 있으므로, 상기에 설명한 바와 같이, 상기 제1 희생막 패턴(270a)들 상부면에 위치하는 하부 전극용 도전막(290)이 제거되도록 식각을 수행하면 노드 분리가 된다. 때문에, 상기 에치백 공정 시에 식각하여야 할 막의 두께가 두껍지 않아서 매우 짧은 시간 내에 공정을 수행할 수 있다. 반면에, 종래에 폴리실리콘으로 하드 마스크막을 형성하였을 경우에는 상기 노드 분리를 위한 에치백 공정시에 하드 마스크막도 함께 식각하여야 하므로 장 시간 공정을 수행하여야 한다.
도 11 내지 도 13은 도 5 내지 도 9의 후속 공정으로서, 도 4에 도시된 바와 같이, 상기 장축의 일부분(A-A′)을 절단한 실린더형 커패시터 하부 전극들의 형성 공정을 설명하기 위한 단면도들이고, 도 14내지 도 16은 도 9의 후속 공정으로서, 도 4에 도시된 바와 같이, 상기 단축의 일부분(B-B′)을 절단한 실린더형 커패시터 하부 전극들의 형성 공정을 설명하기 위한 단면도들이다.
도 11 및 14를 참조하면, 상기 지지막 패턴(260a)들이 노출되도록 상기 제1 희생막 패턴(270a)들 및 상기 제2 희생막(300)을 식각한다. 상기 식각에 의해 노출된 지지막 패턴(260a)들 상부 및 하부 전극 패턴(290a)들 표면과 상기 식각 후 잔존하는 제2 희생막 상에 스페이서용 절연막(310)을 균일하게 형성한다.
이때, 상기 장축에 형성된 하부 전극(290b)들 사이의 폭(W1)은 상기 단축에 형성된 하부 전극(290b)들 사이의 폭(W2)보다 넓고 상기 장ㆍ단축에 증착되는 상기 스페이서용 절연막(310)의 양은 동일하므로, 상기 장축에 형성된 스페이서용 절연막(310)은 상기 지지막 패턴(260a)들에 근접하여 형성되고 상기 단축에 형성된 스페이서용 절연막(310)은 상기 지지막 패턴(260a)들로부터 떨어진 상기 하부 전극 패턴(290a)들 상부에 형성된다.
도 12 및 15를 참조하면, 상기 장축에 형성된 스페이서용 절연막(310)을 제거하여 상기 장축에 형성된 지지막 패턴(260a)들을 노출시키고 상기 단축에 형성된 지지막 패턴(260a)들 상부의 스페이서용 절연막(310)은 남아 있도록 상기 스페이서용 절연막(310)을 이방성 식각하여 상기 하부 전극 패턴(290a)들 측벽에 스페이서(320)를 형성한다.
도 13 및 16을 참조하면, 상기 스페이서(320)를 식각 마스크로 하여 상기 지지막 패턴(260a)들을 식각한다. 이때, 상기 장축에 형성된 지지막 패턴(260a)들은 노출되어 있으므로 상기 식각에 의해 제거되고, 상기 단축에 형성된 지지막 패턴(260a)들은 상부에 스페이서(320)가 형성되어 상기 식각을 저지하므로 제거되지 않고 잔존하게 된다.
이후, 상기 스페이서(320), 몰드막(250a) 및 제2 희생막(300)을 식각한다. 상기 식각에 의해, 상기 장축에 형성된 하부 전극들은 상기 지지막 패턴(260a)들이 제거된 상태로 형성되고, 상기 단축에 형성된 하부 전극들은 상기 지지막 패턴(260a)들과 연결되어 형성된다.
도시되지 않았지만, 상기 하부 전극(290a) 상에 산화막이 형성되는 것을 방지하기 위해 질화물질 등으로 유전막을 형성한 후 상부전극을 형성한다.
따라서, 본 발명의 제조 방법에 따라 형성된 실린더형 커패시터의 하부 전극들은 상기 비정질 탄소 마스크막(280)을 사용하여 노드 분리 시 에치백을 수행하므로 상기 하부 전극용 도전막(290)의 노드 분리에 따른 공정 시간을 단축할 수 있고, 상기 지지막 패턴(260a)들과 연결되어 하부 전극들의 쓰러짐을 방지할 수 있으므로 하부 전극들의 높이를 충분히 높여 고집적화된 소자에서 요구하는 작은 디자인 룰로 커패시터를 형성하더라도 충분한 커패시턴스를 확보할 수 있다.
상기와 같은 본 발명의 바람직한 일 실시예에 따르면, 하부 전극들의 쓰러짐 방지 구조를 갖는 실린더형 커패시터의 형성 공정에 하부 전극들을 패터닝하는 공정에서 식각 마스크로 비정질 탄소 마스크 패턴들을 사용하고 상기 비정질 탄소 마스크 패턴들은 노드 분리 공정에서 CMP가 아닌 에치백 방식에 의해 제거된다.
따라서, 노드 분리 시 화학 기계적 연마 공정을 수행하는 종래의 방법에 따른 문제점을 개선하여 커패시터의 형성 공정 시간을 단축시키고 쓰러짐 방지 구조를 갖는 하부 전극들을 용이하게 형성할 수 있다. 그리하여 하부 전극들의 높이를 충분히 높이더라도 고집적화된 소자에서 요구하는 작은 디자인 룰로 커패시터를 형성하여 충분한 커패시턴스를 확보할 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (9)
- ⅰ)콘택 플러그들을 포함하는 반도체 기판 상에 식각 저지막, 몰드막, 지지막, 제1 희생막 및 비정질 탄소(amorphous carbon) 마스크막을 차례로 적층하는 단계;ⅱ)상기 비정질 탄소 마스크막을 패터닝하여 상기 비정질 탄소 마스크 패턴들을 형성하는 단계;ⅲ)상기 비정질 탄소 마스크 패턴들을 식각 마스크로 사용하여 상기 제1 희생막, 지지막, 몰드막 및 식각 저지막을 차례로 식각하여 상기 콘택 플러그 상부면을 노출하는 개구부들을 형성하는 단계;ⅳ)상기 개구부들의 측벽 및 저면에 실린더형의 하부 전극 패턴들을 형성하는 단계; 및ⅴ)상기 하부 전극 패턴들간의 간격이 넓은 부위에 형성된 지지막은 제거하고 상기 하부 전극 패턴들 간의 간격이 좁은 부위에 형성된 지지막은 남겨서 상기 하부 전극 패턴들 간을 서로 연결시키는 지지막 패턴을 형성하는 단계를 포함하되,상기 v)단계를 수행하는 단계는,상기 지지막이 노출되도록 상기 제1 희생막 및 제2 희생막을 제거하는 단계;상기 노출된 지지막 상부와 하부 전극 패턴들 표면 및 상기 제2 희생막 상에 스페이서용 절연막을 형성하는 단계;상기 하부 전극 패턴들간의 간격이 넓은 부위에 형성된 스페이서용 절연막은 제거되고 상기 하부 전극 패턴들 간의 간격이 좁은 부위에 형성된 지지막 상부의 스페이서용 절연막은 남아있도록 상기 스페이서용 절연막을 이방성 식각하여 스페이서를 형성하는 단계; 및상기 스페이서를 식각 마스크로 하여 상기 스페이서용 절연막의 제거에 의해노출된 지지막을 식각하는 단계를 수행하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 제1항에 있어서, 상기 비정질 탄소 마스크막은 플라즈마 화학기상 증착(plasma CVD) 방식을 이용하여 비정질 탄소를 증착하여 형성하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 제1항에 있어서, 상기 비정질 탄소 마스크막은 1mTorr 내지 10Torr의 기압 및 400 내지 650℃의 온도에서 형성하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 제1항에 있어서, 상기 비정질 탄소 마스크막은 1000 내지 7000Å의 두께로 형성하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 삭제
- 제1항에 있어서, 상기 ⅲ)단계를 수행한 이후에, 상기 제1 희생막 상부면에 형성된 상기 비정질 탄소 마스크 패턴들을 산소 플라즈마(O2 plasma)를 이용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 제1항에 있어서, 상기 ⅳ)단계에서 하부 전극 패턴들을 형성하는 단계는,상기 개구부들의 측벽 및 저면에 하부 전극용 도전막을 형성하는 단계;상기 하부 전극용 도전막이 형성된 개구부들의 내부를 절연물질로 매립하여 제2 희생막을 형성하는 단계; 및상기 제1 희생막 상에 위치하는 상기 하부 전극용 도전막이 완전히 제거되도록 상기 제2 희생막 및 하부 전극용 도전막을 부분적으로 에치백하는 단계를 포함하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
- 삭제
- 제1항에 있어서, 상기 지지막을 식각하는 단계를 수행한 이후에,상기 스페이서, 몰드막 및 제2 희생막을 식각하여 제거하는 단계를 더 포함 하는 것을 특징으로 하는 커패시터의 하부 전극 형성 방법.
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