KR100870338B1 - 반도체 소자의 커패시터 및 커패시터의 제조 방법 - Google Patents

Abstract

본 발명은 트렌치 형태의 하부전극으로서, 내부에 복수개의 실리콘 돌출부들을 구비하는 실리콘 기판과, 하부전극 상에 상기 돌출부들을 둘러싸는 구조로 형성된 절연층 및 절연층상에 배치되며, 실리콘 돌출부 사이에 형성되어 상부전극으로서 기능하는 폴리실리콘층을 포함하는 반도체 소자의 커패시터를 제공한다.

이를 통해, 커패시터의 스토리지 전극의 면적을 증가시켜 커패시턴스를 증가시킬 수 있는 효과가 있다.

커패시터, 스토리지 전극

Description

반도체 소자의 커패시터 및 커패시터의 제조 방법{CAPACITOR OF SEMICONDUCTOR AND METHOD USING THE SAME}

도 1a 내지 도 1j는 본 발명의 바람직한 실시예에 따른 커패시터의 제조방법을 도시한 도면들이다.

*도면의 주요부분에 대한 간단한 설명

40 : 실리콘 기판 42 : 열산화막

44 : 질화막 46 : 제 1 폴리실리콘층

48 : 포토레지스트 50 : 제 1 산화막

52 : 제 2 산화막 54 : 포토레지스트

56 : 제 3 산화막 58 : 상부 전극

본 발명은 커패시터 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 트렌치 형태의 실리콘 기판 하부전극 내부에 복수개의 실리콘 돌출부들을 구비하고 이 돌출부들을 둘러싸는 구조로 형성된 절연층을 포함하도록 구성하여 캐패시터의 정전용량을 증대시킨 커패시터에 관한 것이다.

최근 DRAM 등의 소자에 있어서, 커패시터의 제작은 소자의 크기 감소에 따라 커패시터가 차지하고 있는 영역이 점점 축소되어 감에 따라 충분한 축전 용량을 확보하는데 심각한 제약요소가 되고 있는 실정이다. 따라서, 이와 같은 배경하에서, 커패시터의 구조변화를 통해서 커패시터의 용량을 증가시키고자 하는 연구가 활발하게 진행되고 있다.

한편, 1M DRAM 또는 이전 세대 까지 사용되던 평면구조는 하부 전극을 따로 구성하지 않고 실리콘 기판의 불순물 확산 영역을 사용하여 만든 커패시터 구조가 4M DRAM 부터는 기억소자의 면적이 감소함에 따라 적용할 수 없게 되었고, 정보 저나의 축적을 증가시키기 위하여 입체구조로 변하게 되었다. 하지만, 이러한 평면 구조의 커패시터는 18 MPDL(Merged Planar in Logic)와 같은 여러 소자에서 여전히 사용되고 있다.

이하, 종래 기술에 의한 커패시터 제조방법을 설명한다.

반도체 기판 상에 열산화 공정으로 열산화막을 성장시킨 후, 질화막을 증착한다. 그 후에 포토레지스트를 소정 부위에 패터닝하여 이를 식각마스크로 하여 질화막 및 열산화막을 차례로 식각하고, 반도체 기판의 일부분의 깊이 까지 식각한다. 다음으로 질화막을 제거하고 필드 산화막을 증착하고 화학적기계적 연마공정 등의 평탄화 공정을 실시한다.

그 후, 산화막 및 폴리실리콘층을 차례로 증착하고, 포토레지스트를 소정 부 위에 잔류시켜, 폴리실리콘층 및 산화막을 차례로 식각하고 포토레지스트를 제거한다.

이러한 커패시터 형성방법은 실리콘 기판을 하부 스토리지 전극으로 사용하고, STI(Shallow Trench Isolation) 공정을 통해 서로 격리되며, 이렇게 형성된 스토리지 전극은 제한된 면적에서 패터닝할 수 있는 영역이 제한되며 정보 전화량을 증가시키기 위하여 스토리지 전극의 단면적을 증가시킬 수 없는 문제점이 있었다.

상술한 바와 같은 문제점을 해결하기 위하여, 본 발명의 목적은 커패시터의 스토리지 전극의 면적을 증가시켜 커패시턴스를 증가시킬 수 있는 커패시터 제조방법을 제공하는 것이다.

상술한 문제점을 해결하기 위한 수단으로서, 본 발명은 트렌치 형태의 하부전극으로서, 내부에 복수개의 실리콘 돌출부들을 구비하는 실리콘 기판, 하부전극 상에 상기 돌출부들을 둘러싸는 구조로 형성된 절연층 및 절연층상에 배치되며, 상기 실리콘 돌출부 사이에 형성되어 상부전극으로서 기능하는 폴리실리콘층을 포함하는 반도체 소자의 커패시터를 제공한다.

본 발명의 다른 태양은 실리콘 기판 상에 질화막 및 제 1 폴리실리콘층을 차례로 증착하고, 그 위에 포토레지스트를 형성하여 1개 이상의 홈모양을 갖도록 패터닝하는 단계, 포토레지스트를 식각마스크로 제 1 폴리실리콘층을 식각하는 단계, 폴리실리콘층 상에 제 1 산화막을 형성하는 단계, 건식 식각 공정을 이용하여 제 1 산화막을 복수개의 돌출부 형상을 포함하도록 형성하는 단계, 돌출부 형상의 측벽에 제 1 산화막을 잔류시키고, 제 1 폴리실리콘층을 제거하는 단계, 제 1 산화막을 식각마스크로 하여 질화막, 그리고 실리콘 기판의 일부분을 식각하는 단계, 전체구조 상에 제 2 산화막을 형성하는 단계 및 질화막상에 제 2 폴리실리콘층을 형성하는 단계를 포함하는 커패시터의 제조방법을 제공한다.

이하, 본 발명의 일실시예에 따른 반도체 소자의 커패시터 제조방법을 도 1a 내지 도 1j를 참조하여 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전 하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

먼저, 실리콘 기판(40) 상에 열산화 공정으로 열산화막(42)을 성장시킨 후, 질화막(44) 및 제 1 폴리실리콘층(46)을 차례로 증착하고, 그 후에 포토레지스트(48)를 소정 부위에 패터닝한다. 이 때, 포토레지스트(48)의 패터닝된 모양은 후속 공정에서 커패시턴스를 증가시킬 수 있도록 1개 이상의 홈을 갖도록 형성한다. 본 도면에서는 설명의 편의를 위해 2개의 홈(A 및 B)을 갖는 구조로 되어 있다(도 1a).

상술한 포토레지스트(48)를 식각마스크로 제 1 폴리실리콘층(46)을 식각한다. 그 후, 소정의 패턴을 갖는 제 1 폴리실리콘층(46) 상에 제 1 산화막(50)을 형성한다(도 1b). 이 제 1 산화막(50)은 후속공정에서 질화막(44), 실리콘 기판(40) 등의 식각마스크로 이용된다. 그 후, 건식 식각 공정을 이용하여 도 1c에 도시된 바와 같이 측벽형상의 제 1 산화막(50)이 형성될 수 있도록 한다. 이 건식 식각에서는, Cl₂ 및 HBr등의 플라즈마를 이용한다.

다음으로, 측벽형상의 제 1 산화막(50)만 잔류시키고, 폴리실리콘층(46)을 제거한다(도 1d). 그리고, 이 제 1 산화막(50)을 식각마스크로 하여 질화막(44)을 식각하고(도 1e). 이어서 열산화막(42)과 실리콘 기판(40)의 일부분을 식각한다(도 1f). 이 때, 커패시터의 스토리지 전극상에 형성된 열산화막(42)은 그대도 잔류하게 할 수도 있다. 잔류된 열산화막(42)은 후단공정에서 제거될 수도 있고, 끝까지 잔류하여 유전체 역할을 수행할 수도 있다.

다음으로, 제 2 산화막(52)을 상기 전체 구조상에 증착하고 CMP공정 등의 평탄화 공정을 실시하고, 그 후, 포토레지스트(54)를 이용하여 커패시터가 형성될 이외의 공간을 블럭킹한다. 이어서, 상기 포토레지스트(54)를 식각마스크로 하여 제 2 산화막(52)을 제거하고(도 1g), 이 식각 공정후에 포토레지스트(54)도 제거한다(도 1h). 이 때, 잔류한 제 2 산화막(52)은 소자 분리막으로 기능한다.

마지막으로, 제 3 산화막(56)을 상기 전체 구조 상부에 증착하고(도 2i), 그 위에 상부 전극(58)을 형성하여 패터닝한다(도 2j). 상부 전극은 특별히 한정되지 않고 다양하게 가능하며, 예를 들어 폴리실리콘층, 텅스턴, 알루미늄, 구리 등을 이용할 수 있다.

이와 같은 구조는 종래 기술에 비해, 커패시터의 하부전극인 실리콘 기판(40)과 상부전극인 폴리실리콘층(58) 사이에 형성된 제 3 산화막(56)의 면적이 현저하게 크게 할 수 있어, 커페시터의 용량을 증대시킬 수 있는 효과가 있다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 의하면, 커패시터의 스토리지 전극의 면적을 증가시켜 커패시턴스를 증가시킬 수 있는 효과가 있다.

Claims (7)

1. 트렌치 형태의 하부전극으로서, 내부에 복수개의 실리콘 돌출부들을 구비하는 실리콘 기판;

   상기 하부전극 상에 상기 돌출부들을 둘러싸는 구조로 형성된 절연층;

   상기 절연층상에 배치되며, 상기 실리콘 돌출부 사이에 형성되어 상부전극으로서 기능하는 폴리실리콘층; 및

   상기 실리콘 기판 내의 측벽 외부에는, 타소자들을 분리하기 위한 소자 분리막을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
2. 삭제
3. 제 1 항에 있어서,

   상기 절연층은 산화막인 것을 특징으로 하는 반도체 소자의 커패시터.
4. 실리콘 기판 상에 질화막 및 제 1 폴리실리콘층을 차례로 증착하고, 그 위 에 포토레지스트를 1개 이상의 홈모양을 갖도록 패터닝하는 단계;

   상기 포토레지스트를 식각마스크로 제 1 폴리실리콘층을 식각하는 단계;

   상기 폴리실리콘층 상에 제 1 산화막을 형성하는 단계;

   건식 식각 공정을 이용하여 상기 제 1 산화막을 복수개의 돌출부 형상을 포함하도록 형성하는 단계;

   상기 돌출부 형상의 측벽에 제 1 산화막을 잔류시키고, 상기 제 1 폴리실리콘층을 제거하는 단계;

   상기 제 1 산화막을 식각마스크로 하여 상기 질화막, 그리고 상기 실리콘 기판의 일부분을 식각하는 단계;

   상기 전체구조 상에 제 2 산화막을 형성하는 단계; 및

   상기 질화막상에 제 2 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터의 제조방법.
5. 제 4 항에 있어서,

   상기 건식 식각 공정은 Cl₂ 및 HBr등의 플라즈마를 이용하여 수행되는 것을 특징으로 하는 커패시터의 제조방법.
6. 제 4 항에 있어서,

   상기 실리콘 기판과 질화막 사이에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터의 제조방법.
7. 상부 표면이 요철(凹凸)부를 포함하는 하부 전극;

   상기 하부전극 상에 상기 요철(凹凸)부의 표면을 따라 형성된 절연층;

   상기 요철(凹凸)부 사이를 채우며 상기 절연막층 상에 형성된 상부 전극; 및

   상기 하부 전극의 외부 측벽에 타소자들과 분리하기 위한 소자 분리막을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.

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