KR100866126B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 개시된 발명은, 반도체기판상에 플러그콘택홀이 형성된 층간절연막을 형성하는 단계; 상기 플러그 콘택홀내에 콘택플러그를 형성한후 그 위에 식각정지막을 형성하는 단계; 상기 식각 정지막상에 습식각 속도가 서로 다른 제1산화막과 제2산화막 및 제3산화막을 차례로 형성하는 단계; 상기 제3산화막상에 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 제3, 제2, 제1산화막을 순차적으로 제거하여 스토리지 노드콘택홀을 형성하는 단계; 상기 감광막패턴을 제거한후 습식각공정을 실시하여 스토리지노드콘택홀측벽을 선택적으로 제거하는 단계를 포함하여 구성되어, 다수 산화막의 습식식각속도 차이를 이용하여 스토리지노드전극의 면적을 증가시키므로 써 캐패시터 용량을 증가시킬 수 있는 것이다.

Description

반도체소자의 캐패시터 제조방법{Method for fabricating capacitor of semiconductor device}
도 1a 내지 도 1i는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 통해 형성된 캐패시터 구조의 단면도를 도시한 사진,
도 3a 내지 도 3k는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도,
도 4는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 통해 형성된 캐패시터 구조의 단면도를 도시한 사진.
[도면부호의설명]
31 : 반도체기판 33 : 층간절연막
35 : 플러그콘택홀 37 : 콘택플러그
39 : 질화막 41 : 제1PSG산화막
43 : 제2PSG산화막 45 : TEOS산화막
47 : 하드마스크층 49 : 반사방지층
51 : 감광막패턴 53 : 스토리지노드콘택홀
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 다수 산화막의 습식식각속도 차이를 이용하여 스토리지노드전극의 면적을 증가시키므로써 캐패시터 용량을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.
종래기술에 따른 반도체소자의 캐패시터 제조방법을 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1i는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도이고, 도 2는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 통해 형성된 캐패시터 구조의 단면도를 보여 주는 사진이다.
종래기술에 따른 반도체소자의 캐패시터 제조방법은, 도 1a에 도시된 바와같이, 반도체기판(11)상에 층간절연막(13)을 증착한후 이를 선택적으로 제거하여 상기 반도체기판(11)의 일부분을 노출시키는 플러그콘택홀(15)을 형성한다.
그다음, 상기 플러그콘택홀(15)을 포함한 층간절연막(13)상에 도전물질층(미도시)을 증착한후 상기 도전물질층(미도시)을 평탄화시켜 상기 플러그콘택홀(15)내에 콘택플러그(17)를 형성한다.
이어서, 상기 콘택플러그(17)를 포함한 층간절연막(13)상에 식각정지막으로 사용하기 위한 질화막(19)을 증착한다.
그다음, 도 1b에 도시된 바와같이, 상기 질화막(19)상에 산화막 계열의 TEOS 산화막(21)을 두껍게 증착한다.
이어서, 도 1c에 도시된 바와같이, 상기 TEOS산화막(21)상에 후속공정에서 형성될 스토리지노드용 폴리실리콘에 대한 하드마스크층(23)을 증착한다.
그다음, 도 1d에 도시된 바와같이, 상기 하드마스크층(23)상에 반사방지층(25)을 증착한후 그 위에 감광물질을 도포하고 이어 이를 포토리소그라피공정기술에 의한 노광 및 현상공정을 거쳐 선택적으로 제거하여 스토리지노드영역을 한정하는 감광막패턴(27)을 형성한다.
이어서, 도 1e에 도시된 바와같이, 상기 감광막패턴(27)을 마스크로 상기 반사방지층(25)과 하드마스크층(23)을 선택적으로 제거한다.
그다음, 도 1f에 도시된 바와같이, 상기 감광막패턴(27)을 마스크로 상기 TEOS산화막(21)을 건식식각하여 스토리지노드콘택홀(29)을 형성한후 세정공정을 진행하여 상기 감광막패턴(27)과 반사방지층(25)을 제거한다.
이어서, 도 1g에 도시된 바와같이, 상기 스토리지노드 하드마스크층(23)을 에치백 또는 습식식각에 의해 제거한다.
그다음, 도 1h에 도시된 바와같이, 상기 스토리지노드콘택홀(29)아래에 있는 식각정지막으로 사용하기 위한 질화막(19)부분을 제거하여 그 아래의 콘택플러그(17)상면을 노출시킨다.
이어서, 도면에는 도시하지 않았지만, 스토리지노드 전극으로 사용하기 위한 도전물질을 증착하고 이어 유전체막과 상부전극을 차례로 형성하여 반도체소자의 캐패시터를 제조한다.
위에서와 같은 제조공정에 의해 형성되는 반도체소자의 캐패시터인 경우 도 2에서와 같이 하부전극의 면적이 그다지 넓지 않음을 알 수 있다.
따라서, 반도체소자가 고집적화됨에 따라 반도체소자에서 요구되어지는 캐패시터 용량을 만족하기 위해서는 위에서와 같은 캐패시터 제조방법으로는 적합하지 못하다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 3중 산화막을 이용하여 스토리지노드 면적을 증가시키므로써 캐패시터 용량을 최대한 증가시킬 수 있는 반도체소자의 캐패시터 제조방벙을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방 법은, 반도체기판상에 플러그콘택홀이 형성된 층간절연막을 형성하는 단계;
상기 플러그콘택홀내에 콘택플러그를 형성한후 그 위에 식각정지막을 형성하는 단계;
상기 식각정지막상에 습식각 속도가 서로 다른 제1산화막과 제2산화막 및 제3산화막을 차례로 형성하는 단계;
상기 제3산화막상에 감광막패턴을 형성하는 단계;
상기 감광막패턴을 마스크로 상기 제3, 제2, 제1산화막을 순차적으로 제거하 여 스토리지노드콘택홀을 형성하는 단계;
상기 감광막패턴을 제거한후 습식각공정을 실시하여 스토리지노드콘택홀측벽을 선택적으로 제거하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3k는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 캐패시터 제조방법은, 도 3a에 도시된 바와같이, 먼저 반도체기판(31)상에 층간절연막(33)을 증착한후 이를 선택적으로 제거하여 상기 반도체기판(31)의 일부분을 노출시키는 플러그콘택홀(35)을 형성한다.
그다음, 상기 플러그콘택홀(35)을 포함한 층간절연막(33)상에 도전물질층(미도시)을 증착한후 상기 도전물질층(미도시)을 평탄화시켜 상기 플러그콘택홀(35)내에 콘택플러그(37)를 형성한다.
이어서, 상기 콘택플러그(37)를 포함한 층간절연막(33)상에 식각정지막으로 사용하기 위한 질화막(39)을 증착한다.
그다음, 스토리지노드산화막 증착시에, 산화막 물질간의 습식각 속도차이를 이용하기 위해 먼저 습식각 속도가 제일 빠른 산화막을 하부에, 습식각 속도가 중간인 산화막을 중간부에, 습식각속도가 제일 빠른 산화막을 상부에 증착하는 3중 산화막을 이용하는데 이에 대해 구체적으로 설명하면 다음과 같다.
먼저, 도 3b에 도시된 바와같이, 상기 질화막(39)상에 산화막 계열의 9몰 %의 제1 PSG(phosphosilicate glass) 산화막(41)을 증착한다.
이어서, 도 3c에 도시된 바와같이, 상기 9몰% 제1PSG산화막(41)상에 5몰% 제2PSG산화막(43)을 증착한다.
그다음, 도 3d에 도시된 바와같이, 상기 5몰% 제2PSG산화막(43)상에 산화막계열의 TEOS산화막(45)을 증착한다.
이어서, 도 3e에 도시된 바와같이, 상기 TEOS산화막(45)상에 하드마스크층 (47)을 증착한다.
그다음, 도 3f에 도시된 바와같이, 상기 드마스크층(47)상에 반사방지층(49)을 증착한후 그 위에 감광물질을 도포하고 이어 이를 포토리소그라피공정기술에 의한 노광 및 현상공정을 거쳐 선택적으로 제거하여 스토리지노드영역을 한정하는 감광막패턴(51)을 형성한다.
이어서, 도 3g에 도시된 바와같이, 상기 감광막패턴(51)을 마스크로 상기 반사방지층(49)과 하드마스크층(47)을 선택적으로 제거한다.
그다음, 도 3h에 도시된 바와같이, 상기 감광막패턴(47)을 마스크로 상기 TEOS산화막(45)과 5몰% 제2PSG산화막(43) 및 9몰% 제1PSG산화막(41)을 순차적으로 건식식각하여 스토리지노드콘택홀(53)을 형성한후 세정공정을 진행하여 상기 감광막패턴(51)과 반사방지층(49)을 제거한다.
이어서, 도 3i에 도시된 바와같이, 상기 하드마스크층(47)을 에치백하여 제거한다.
그다음, 도 3j에 도시된 바와같이, 습식식공정을 진행하여 상기 스토리지노드콘택홀(53a)측벽에 있는 상기 TEOS산화막(45)과 5몰% 제2PSG산화막(43) 및 9몰% 제1PSG산화막(41) 각각의 프로파일이 테이퍼지게 형성한다. 이때, 상기 TEOS산화막(45)과 5몰% 제2PSG산화막(43) 및 9몰% 제1PSG산화막(41) 각각의 테이퍼진 프로파일은 이들 각각이 습식식각에 의해 상부측이 하부측에 비해 빠른 속도로 식각되므로써 가능하게 된다.
이어서, 도 3k에 도시된 바와같이, 스토리지노드콘택홀(53a)아래에 있는 식각정지막으로 사용하기 위한 질화막(39)부분을 건식식각한후 세정공정을 거쳐 그 아래의 콘택플러그(37)상면을 노출시킨다.
그다음, 도면에는 도시하지 않았지만, 스토리지노드 전극으로 사용하기 위한 도전물질을 증착하고 이어 유전체막과 상부전극을 차례로 형성하여 반도체소자의 캐패시터를 제조한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의하면, 산화막 물질간의 습식각 속도차이를 이용하여 스토리지노드산화막 증착시에 습식각 속도가 제일 빠른 산화막을 하부에, 습식각 속도가 중간인 산화막을 중간부에, 습식각속도가 제일 빠른 산화막을 상부에 증착한 상태에서 스토리지노드 형성을 위한 건식식각후 습식각을 진행하므로써 도 4에서와 같이, 기존의 기술에 비해 스토리지노드전극의 표면적을 증가시킬 수 있다.
따라서, 이러한 스토리지노드전극의 표면적이 증가되므로써 전체 캐패시터 용량이 증가와 함께 라인 불량을 감소시킬 수 있어 고집적 반도체소자 제조에 적합하다고 볼 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

  1. 반도체기판상에 플러그콘택홀이 형성된 층간절연막을 형성하는 단계;
    상기 플러그콘택홀내에 콘택플러그를 형성한후 그 위에 식각정지막을 형성하는 단계;
    상기 식각정지막상에 습식각 속도가 서로 다른 제1산화막과 제2산화막 및 제3산화막을 차례로 형성하는 단계;
    상기 제3산화막상에 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 마스크로 상기 제3, 제2, 제1산화막을 순차적으로 제거하여 스토리지노드콘택홀을 형성하는 단계;
    상기 감광막패턴을 제거한후 습식각공정을 실시하여 스토리지노드콘택홀측벽을 선택적으로 제거하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제3산화막상에 하드마스크층과 반사방지층을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 습식식각공정은 BOE(buffered oxide etchant)를 이용하여 실시하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 제1산화막은 9몰% PSG 산화막, 제2산화막은 5몰% PSG산화막, 제3산화막은 TEOS산화막인 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 습식각 공정을 통해 상기 스토리지노드콘택홀측면의 제3, 제2, 제1산화막 각각은 테이퍼지게 형성되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  6. 제5항에 있어서, 상기 제3, 제2, 제1산화막 각각의 상부측은 하부측보다 더 많이 식각되는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
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