KR20020018119A - 도전층에 입체 형상을 부여하기 위한 절연층을 채용하는반도체 소자 제조 방법 - Google Patents

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Abstract

도전층에 입체 형상을 부여하기 위한 절연층을 채용하는 반도체 소자 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 증착 변수들 중의 어느 하나를 가변하여 고유 식각 속도가 깊이 방향으로 증가하는 절연층을 형성하고, 절연층을 관통하는 관통홀을 형성하기 위해서 절연층을 선택적으로 식각하고, 관통홀 내에 도전층을 형성하는 단계들을 포함하는 반도체 소자 제조 방법을 제공한다. 이때, 도전층은 커패시터의 스토리지 전극(storage node)일 수 있다.

Description

도전층에 입체 형상을 부여하기 위한 절연층을 채용하는 반도체 소자 제조 방법{Method of manufacturing semiconductor device employing insulating layer to confer three dimensional shape on conductive layer}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히, 절연층의 몰드(mold)를 이용하여 입체 구조를 가지는 도전층, 예컨대, 커패시터의 스토리지 전극을 제조하는 방법에 관한 것이다.
반도체 소자를 제조하는 데 있어서 디자인 룰(design rule)이 감소됨에 따라, 커패시터가 차지할 면적의 감소가 요구되고 있다. 따라서, 차지하는 면적 감소에 부응하며 DRAM(Dynamic Random Access Memory) 소자와 같은 반도체 소자의 동작에 필요한 일정량의 정전 용량을 확보할 수 있는 커패시터를 제공하는 데 많은 어려움이 발생하고 있다.
이를 극복하기 위해서 커패시터의 구조를 스택(stack)형, 트렌치(trench)형 또는 실린더(cylinder)형과 같은 3차원의 입체 구조로 형성하여, 유전층의 유효 표면적을 증가시키는 방법이 시도되고 있다. 예를 들어, 몰드를 형성한 후 이러한 몰드 형상에 의해 3차원 입체 구조의 스토리지 전극을 구현하는 방법에 제시되고 있다. 이때, 감소되고 제한된 셀(cell) 면적에 따라 제한된 면적을 갖는 3차원 입체 구조의 커패시터에서 표면적을 계속적으로 증가시키기 위해서는 커패시터의 3차원 입체 구조의 높이를 증가시켜야 한다. 그러나, 이러한 커패시터의 높이 증가는 커패시터의 입체 구조 형성을 위한 식각 공정, 예컨대, 몰드를 패터닝하는 식각 공정 상에 많은 어려움을 수반하게 된다.
도 1은 입체 구조의 스토리지 전극 형성을 위해서 패터닝된 몰드를 설명하기 위해서 예시한 수직 SEM(vertical Scanning Electron Microscope) 사진이다. 도 2는 도1에 제시된 몰드를 이용하여 형성한 스토리지 전극을 포함하는 입체 구조의 커패시터를 설명하기 위해서 예시한 수직 SEM 사진이다. 도 3은 입체 구조의 스토리지 전극을 포함하는 커패시터에 발생할 수 있는 문제점을 설명하기 위해서 스토리지 전극의 바닥 부위를 도시한 수직 SEM 사진이다. 도 4는 입체 구조의 스토리지 전극을 포함하는 커패시터에 발생할 수 있는 누설 전류(leakage current) 특성 저하를 나타내는 그래프이다.
도 1을 참조하면, 종래의 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법은 반도체 기판 상에 실리콘 산화물의 몰드층을 형성한 후, 이러한 몰드층을 식각하여 하부의 콘택, 예컨대, BC(Buried Contact)를 노출하는 관통홀을 형성하는 것을 포함한다. 이때, 몰드층은 매우 두꺼운 두께, 예컨대, 대략 수천 Å 내지 10000Å 정도의 두께로 형성될 수 있다. 실질적으로 후속에 형성되는 스토리지 전극 또는 커패시터의 높이는 이러한 몰드층의 두께에 의해서 좌우되므로, 상기한 바와 같이 몰드층이 매우 두꺼운 두께로 형성된다.
이와 같이 몰드층이 매우 두꺼워, 몰드층의 선택적인 식각에 의해서 형성되는 관통홀은 양호한 측벽 프로파일(side wall profile)을 확보하기가 어렵게 된다. 이와 함께, 도 1에 도시된 바와 같이 BC를 노출하는 관통홀의 바닥(bottom) 부위의 임계 선폭(CD:Critical Dimension)을 확보하기가 어렵게 된다. 즉, 관통홀의 상측 부위에서의 선폭은 관통홀의 바닥 부위의 선폭보다 크게 되며, 이에 따라, 관통홀은 경사진 측벽을 가지게 된다. 이와 같이 관통홀의 바닥 선폭을 확보하기 어려운 것은, 초기의 몰드층이 상기한 바와 같이 매우 두꺼워 일반적인 식각으로는 실질적으로 수직한 프로파일의 관통홀을 얻기가 매우 힘든 데 주로 기인한다.
도 2를 참조하면, 상기한 바와 같은 관통홀을 가지는 몰드를 형성한 후, 이러한 몰드 상에 상기 관통홀 내부 측벽 및 바닥을 따라 스토리지 전극층을 증착한다. 몰드의 형상을 따라 스토리지 전극층이 증착되므로, 이러한 스토리지 전극층을 패터닝 또는 분리하여 형성되는 스토리지 전극은 몰드의 형상, 실질적으로는 관통홀의 형상에 의존하는 3차원 입체 구조, 예컨대, 실린더 형태 또는 스택 형태 등으로 형성된다. 이러한 스토리지 전극을 마스크로 몰드를 제거한 후, 스토리지 전극 상에 유전층 및 플레이트(plate) 전극 등을 형성하여 커패시터를 완성할 수 있다.
상술한 바와 같이 형성되는 커패시터의 형상의 결정은 실질적으로 스토리지전극의 형상에 의해서 이루어진다고 간주할 수 있다. 이때, 스토리지 전극의 형상은 실질적으로 관통홀(또는 몰드)의 형상 또는 프로파일에 의해서 결정된다고 간주할 수 있으므로, 커패시터의 형상은 관통홀(또는 몰드)의 형상 또는 프로파일에 의해서 결정된다고 볼 수 있다. 그런데, 상기한 바와 같이 몰드의 관통홀의 바닥 선폭이 상부 선폭(top CD)에 비해 작게 확보되면, 즉, 관통홀의 측벽(달리 말하면 몰들의 측벽)이 경사지게 되면, 스토리지 전극 또한 경사지게 형성되어 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 작아질 수 있다. 이에 따라, 커패시터의 바닥 선폭 또한 커패시터의 상부 선폭에 비해 작아지게 된다. 이는 도 2에 도시된 바에 의해서 입증된다.
이와 같이 커패시터의 바닥 선폭이 상부 선폭에 비해 협소하게 되면, 커패시터 또는 스토리지 전극이 구조적으로 불안정하게 된다. 이에 따라, 스토리지 전극 또는 커패시터가 기울어지거나 쓰러지는 불량이 발생할 수 있다. 또한, 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 협소하게 된다는 것은, 스토리지 전극과 스토리지 전극 간의 갭(gap)의 종횡비(aspect ratio)가 불량해진다는 것을 의미한다. 따라서, 스토리지 전극 간에 사이의 바닥 부위에서의 유전층 또는 플레이트 전극의 단차 도포성(step coverage)이 취약해질 수 있다. 이러한 유전층 또는 플레이트 전극의 단차 도포성의 불량은 전체 커패시터의 특성 저하를 유발할 수 있다.
도 3을 참조하면, 스토리지 전극이 경사지게 형성되므로, 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 협소해져 스토리지 전극 간의 갭의 종횡비가 불량해짐을 보여준다. 즉, 바닥 부위에서의 스토리지 전극 간의 갭의 입구 부위가 협소하게 된다. 이에 따라, 유전층 또는 플레이트 전극의 단차 도포성이 취약해질 수 있다.
도 4를 참조하면, 상기한 바와 같이 유전층 또는 플레이트 전극의 단차 도포성이 취약해지면, 커패시터의 특성, 예컨대, 누설 전류 특성이 열악해짐을 보여준다.
한편, 스토리지 전극의 입체 구조의 측벽이 경사지게 되면, 즉, 스토리지 전극의 바닥 선폭이 상부 선폭에 비해 협소해지면, 스토리지 전극과 하부의 BC 간에 오정렬 마진(misalign margin)이 협소해지는 문제 등이 발생할 수 있다. 또한, 이에 따라, 스토리지 전극 하부와 BC 간의 접촉 면적이 감소하여 저항이 증가하는 문제 등이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 3차원 구조의 스토리지 전극 형성을 위해 도입되는 절연층, 예컨대, 몰드의 측벽에 경사가 발생되어 스토리지 전극의 측벽이 경사지게 되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.
도 1 내지 도 4는 종래의 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 도면들이다.
도 5는 본 발명의 실시예에 따라 반도체 기판 상에 몰드층을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 6은 본 발명의 실시예에서 이용될 수 있는 플라즈마 강화 화학 기상 증착(PE-CVD) 설비를 개략적으로 도시한 도면이다.
도 7은 본 발명의 실시예에 의한 몰드층의 두께 방향으로의 도핑 농도 프로파일을 개략적으로 도시한 그래프이다.
도 8은 본 발명의 실시예에 따라 몰드를 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 9 내지 도 13은 본 발명의 실시예에 따른 몰드층 증착 시의 증착 조건들의 변화에 따른 습식 고유 식각 속도(intrinsic wet etch rate) 변화를 설명하기 위해서 측정된 결과들을 도시한 그래프들이다.
도 14는 본 발명의 실시예에 따라 스토리지 전극을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 15는 본 발명의 실시예에 따라 스토리지 전극 상에 유전층 및 플레이트 전극을 형성하는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 16은 본 발명의 실시예에 의한 효과를 설명하기 위해서 개략적으로 도시한 수직 주사 전자 현미경(SEM) 사진이다.
<도면의 주요 부호에 대한 간략한 설명>
100: 반도체 기판, 200: 하부 절연층,
250: 식각 종료층, 300: 몰드층,
400: 스토리지 전극.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 증착 변수들 중의 어느 하나를 가변하여 고유 식각 속도가 깊이 방향으로 증가하는 절연층을 형성하고, 상기 절연층을 관통하는 관통홀을 형성하기 위해서 상기 절연층을 선택적으로 식각한다. 상기 관통홀 내에 도전층, 예컨대, 커패시터의 스토리지 전극을 형성한다.
상기 절연층을 식각하는 단계에서 상기 식각 속도는 상기 절연층이 식각됨에 따라 증가한다. 상기 절연층의 최하 부위에서의 상기 식각 속도는 상기 절연층의 최상 부위에서의 상기 식각 속도에 비해 대략 1.1배 내지 10배일 수 있다.
상기 절연층은 화학 기상 증착 방법을 기본으로 하여 증착되는 실리콘 산화물로 이루어질 수 있다. 상기 화학 기상 증착은 플라즈마 파워를 점진적으로 증가시키며 수행된다. 또는, 상기 화학 기상 증착은 증착 온도를 점진적으로 증가시키며 수행된다. 상기 화학 기상 증착은 상기 실리콘 산화물 형성을 위한 실리콘 소오스와 산화제 소오스의 비율에서 상기 실리콘 소오스의 상대적인 함량을 점진적으로 감소시키며 수행될 수 있다. 상기 화학 기상 증착은 증착 챔버의 압력을 점진적으로 감소시키며 수행될 수 있다. 상기 화학 기상 증착은 증착 반응에 요구되는 소오스를 공급하는 샤워 헤드와 상기 반도체 기판 간의 이격 간격을 점진적으로 감소시키며 수행될 수 있다. 이러한 화학 기상 증착은 상기한 방법들을 조합하여 증착 변수들을 변화시키며 수행될 수 있다.
상기 화학 기상 증착은 열적 화학 기상 증착 또는 플라즈마 강화 화학 기상 증착으로 수행될 수 있다.
한편, 상기 절연층은 깊이 방향으로 도핑 농도가 점진적으로 달라지는 BPSG층 또는 PSG층으로 이루어질 수 있다. 상기 절연층은 상기 도핑 농도가 상기 절연층의 상측 부위에서 상기 절연층의 하측 부위로 점진적으로 증가하도록 형성된다.
상기 관통홀의 바닥 선폭은 입구 선폭에 비해 실질적으로 같도록 상기 관통홀이 형성되거나, 상기 관통홀의 바닥 선폭은 입구 선폭에 비해 실질적으로 크도록 상기 관통홀이 형성될 수 있다.
한편, 상기 몰드층은 두께 방향으로 도핑 농도가 점진적으로 달라지는 절연층, 예컨대, BPSG층 또는 PSG층으로 이루어질 수 있다. 여기서, 상기 도핑 농도는 상기 몰드층의 하부 부위에서 상기 몰드층의 상부 부위로 점진적으로 감소하도록 상기 몰드층이 형성될 수 있다.
상기 선택적인 식각은 습식 식각을 포함하여 수행되거나, 건식 식각을 포함하여 수행될 수 있다.
본 발명의 실시예에 의하면, 3차원 구조의 스토리지 전극 형성을 위해 도입되는 몰드의 측벽에 경사가 발생되어 스토리지 전극의 측벽이 경사지게 형성되는 것을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예에서는 스토리지 전극을 형성하기 위한 사전 준비 단계로 관통홀을 가지는 몰드를 형성하는 단계에서, 몰드의 측벽(즉, 관통홀의 측벽)의 프로파일이 실질적으로 수직하도록 몰드를 형성하는 방안을 제시한다. 이는 입체 구조의 스토리지 전극의 측벽이 실질적으로 수직하도록 유도하여, 스토리지 전극의 측벽이 경사져서 발생하는 문제를 근원적으로 방지하기 위해서이다. 관통홀이 실질적으로 수직한 프로파일을 갖도록 하기 위해서, 본 발명의 실시예에서는 몰드층을 증착할 때 고유 식각 속도가 점진적으로 감소하는 물질을 점진적으로 증착하여 형성하는 바를 제시한다. 이에 따라, 몰드층의 어느 한 상측 부위는 몰드층의 어느 한 하측 부위에 비해 감소된 고유 식각 속도 특성을 나타내도록 몰드층을 형성하는 바를 본 발명의 실시예에서는 제시한다. 본 발명의 실시예에서 고유 식각 속도는 물질 자체가 독립적인 조건에서, 예컨대, 독립된 단일층의 균일한 상태일 때 실현될 수 있는 식각 속도를 의미한다.
도 5 내지 도 16은 본 발명의 실시예에 의한 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법을 설명하기 위해서 제공된다.
도 5는 반도체 기판(100) 상에 몰드층(300)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100) 상에 반도체 기판(100)의 활성 영역에 전기적으로 연결되는 매몰 콘택(BC) 형태의 콘택(270)을 하부 절연층(200)을 개재하여 형성한다. 예를 들어, 실리콘 산화물 등의 하부 절연층(200) 상에 식각 종료층(250)을 형성한 후, 상기 하부 절연층(200)을 관통하는 콘택홀을 형성한 후, 이러한 콘택홀을 채우는 콘택(270)을 형성한다. 이러한 콘택(270)은 다양한 도전 물질, 예컨대, 도전성의 다결정 실리콘 등으로 형성될 수 있다. 이때, 상기한 식각 종료층(250)은 이후에 형성될 절연층, 즉, 몰드층과 식각 선택비를 가질 수 있는 절연 물질, 예컨대, 실리콘 질화물로 형성되는 것이 바람직하다.
다음에, 이러한 콘택(270)을 덮는 몰드층(300)을 하부 절연층(200) 상, 실질적으로는 식각 종료층(250) 상에 형성한다. 이때, 몰드층(300)은 커패시터의 스토리지 전극 형성을 위해서 도입되는 희생층으로 형성될 수 있다. 그럼에도 불구하고, 몰드층(300)은 도입된 식각 종료층(250)과 식각 선택비를 가지는 절연 물질, 예컨대, 실리콘 산화물로 이루어지는 절연층으로 형성될 수 있다. 이때, 몰드층(300)은 커패시터의 스토리지 전극 형성을 위한 희생층이므로, 스토리지 전극의 높이에 상응하는 두께로 형성된다. 예를 들어, 대략 수천 Å 내지 수만 Å 두께, 예를 들어, 대략 14000Å 정도로 몰드층(300)을 형성한다.
몰드층(300)은 그 두께 방향으로 고유 식각 속도가 연속적 또는 점진적으로 변화하도록 형성된다. 이때, 고유 식각 속도는 몰드층(300)의 측정 대상이 되는 어느 한 부분이 독립적일 경우에 그 자체의 물질 특성에 의존하여 구현되는 식각 속도를 의미한다. 따라서, 이러한 고유 식각 속도는 몰드층(300)을 패터닝할 때 전체적으로 구현되는 식각 속도를 의미하기보다는, 몰드층(300)의 각각의 부분들이 독립적인 조건일 때, 예컨대, 각각의 부분들이 독립되고 균일한 단일층일 때 실험적으로 구현되는 각각의 부분에서의 식각 속도를 의미한다고 간주될 수 있다.
이때, 몰드층(300)의 어느 한 상부 부위는 몰드층(300)의 다른 어느 한 하부 부위에 비해, 상기 상부 부위와 하부 부위 각각이 독립된 단일층일 경우를 가정할 때, 낮은 식각 속도를 가지도록, 몰드층(300)을 증착한다. 즉, 몰드층(300)을 형성할 때, 고유 식각 속도가 점진적으로 감소하는 물질을 점진적으로 증착하여 전체 몰드층(300)을 형성한다. 즉, 증착 변수들의 어느 하나 또는 다수를 변화시킴으로써 식각 속도가 깊이 또는 두께 방향으로 변화하는 절연층을 증착하여 몰드층(300)으로 이용한다. 이에 따라, 몰드층(300)은 두께 방향으로 고유 식각 속도가 변화되도록 형성될 수 있다. 이때, 몰드층(300)을 PE-TEOS(Plasma-Enhanced TetraEthylOrthoSilicate) 증착과 같은 플라즈마 강화 화학 기상 증착(PE-CVD:Plasma Enhanced Chemical Vapor Deposition)으로 형성할 수 있다.
몰드층(300)이 이러한 고유 식각 속도 특성을 나타내도록 유도하기 위해서, 몰드층(300)을 형성하는 증착 공정을 수행할 때 증착 공정의 수행 조건 또는 변수들이 변화되도록 하여 증착되는 절연층, 즉, 몰드층(300)의 특성이 그 두께 방향을 따라 변화되도록 한다.
몰드층(300)의 증착이 진행됨에 따라 증착되는 몰드층(300)의 막질 특성을 순차적으로 변화시키기 위해서, 몰드층(300)을 형성하는 데 CVD을 기본으로 하는 증착 방법, 예컨대, 열적 CVD 또는 PE-CVD 등을 이용할 수 있다. 이러한 CVD를 기본으로 하는 증착 방법은 증착을 수행하는 데 수반되는 공정 변수 등을 변화시키는 데 유리하고, 이러한 공정 변수들의 변화에 따라 몰드층(300)의 막질 특성이 두께 방향으로 연속적으로 변화될 수 있어 유리하다. 이러한 몰드층(300)의 증착 시에공정 조건을 변화시키는 예는 CVD를 기본으로 하는 증착 방법 중의 하나인 PE-CVD 설비를 이용하여 구체적으로 설명한다.
도 6은 본 발명의 실시예에서 이용될 수 있는 PE- CVD 설비를 개략적으로 도시한 도면이다.
PE-CVD는 플라즈마를 이용하는 증착 특성을 강화시키는 CVD의 한 방법으로 알려져 있다. 이러한 PE-CVD를 수행할 수 있는 설비는, 기본적으로 반도체 기판, 예컨대, 웨이퍼(wafer:6100)가 올려지는 서셉터(susceptor:6200)와, 웨이퍼(6100) 상측에 도입되는 샤워 헤드(shower head:6300) 및 히팅 램프(heating lamp) 등과 같은 히터(6400) 등을 구비한다. 이러한 부품들은 모두 챔버 내에 설치된다. 샤워 헤드(6300)에는 가스 공급원(6500)이 연결되어 반응 가스 등이 제공되고, 또한, 파워(power) 제공부(6600)가 연결되어 플라즈마 발생을 위한 RF 파워가 인가된다.
상기한 바와 같은 PE-CVD 설비를 이용하여 몰드층(도 1의 300)을 증착할 때, 증착 조건으로는 챔버 내의 압력, 온도, 플라즈마 발생을 위한 RF 파워, 반응 가스들 간의 비율 및 반응 가스의 제공 흐름 속도 또는 샤워 헤드(6300)와 웨이퍼 간의 갭(gap) 또는 이격(spacing) 간격 등을 제시할 수 있다. 따라서, 몰드층(300)을 증착하는 과정 중에 이러한 조건 변수들을 연속적 또는 점진적으로 조절함으로써, 증착되는 몰드층(300)의 특성이 두께 방향으로 연속적 또는 점진적으로 변화되도록 유도할 수 있다. 이와 같이 증착 조건을 연속적 또는 점진적으로 조절함으로써 몰드층(300)의 고유 식각 속도를 두께 방향으로 달리 변화시킬 수 있는 것은 이후에 다시 실험 결과들을 참조하여 설명한다.
도 5를 다시 참조하면, 몰드층(300)의 두께 방향으로의 고유 식각 속도 변화를 유도하기 위해서, 몰드층(300)으로 BPSG(BoroPhosphoSilicate Glass)층 또는 PSG층을 증착하여 이용할 수 있다. 이때, BPSG층 또는 PSG층을 증착할 때 도핑되는 도펀트(dopant)의 농도를 연속적으로 줄여줌으로 전체 몰드층(300)을 이루는 각각의 부분들의 고유 식각 속도가 달라질 수 있다. 즉, BPSG층 또는 PSG층을 증착하는 초기 단계에서는 상대적으로 높은 도핑 농도를 가지도록 하고, 증착의 후기 단계로 갈수록 도핑 농도를 줄이며 몰드층(300)을 형성할 수 있다. 이에 따라, 몰드층(300) 내의 도핑 농도 프로파일은 도 7로 나타내어질 수 있다. BPSG 또는 PSG의 경우 도핑 농도가 높으면, 도핑 농도가 낮은 경우에 비해 높은 고유 식각 속도를 나타낸다. 따라서, 몰드층(300)을 BPSG 또는 PSG로 형성할 때 상기한 바와 같은 도핑 프로파일을 가지도록 유도하면, 몰드층(300)의 두께 방향으로 변화되는 고유 식각 속도를 구현할 수 있다.
도 8은 몰드층(300)을 선택적으로 식각하여 콘택(270)을 노출하는 관통홀(350)을 가지는 몰드(300')를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 몰드층(300)을 사진 식각 공정 등을 이용하여 선택적으로 식각하여 하부의 콘택(270)을 노출하는 관통홀(350)을 이루는 몰드(300')을 형성한다. 이때, 도 5를 참조하여 설명한 바와 같이 몰드층(도 5의 300)의 두께 방향에 따라 고유 식각 속도가 변화되도록 형성되어 있다. 즉, 몰드층(도 5의 300)은 하측 부위에서의 고유 식각 속도가 높고 상측 부위에서의 고유 식각 속도가 낮도록 형성되어 있다. 따라서, 관통홀(350)을 형성하는 식각 공정이 진행됨에 따라 전체 식각 공정의 속도가 점차 감소하는 것을 보상하고, 심지어 극복할 수 있다. 또한, 전체 관통홀(350) 식각 공정의 속도가 점차 증가할 수 있다.
몰드층이 만일 균일한 막질 특성을 가지는 단일층일 경우에 상기한 바와 같은 관통홀을 형성하기 위한 식각 공정을 진행하면, 관통홀이 형성됨에 따라 구조적인 요소에 영향을 받아 식각 속도가 점차 억제되거나 경사 식각의 경향이 발생할 수 있다. 즉, 관통홀이 형성됨에 따라 발생되는 부산물 또는 폴리머(polymer)의 영향에 의해서 식각이 억제되어 경사 식각 경향이 나타나게 된다. 그럼에도 불구하고, 본 발명의 실시예에서는 몰드층(도 5의 300)이 두께 방향에 따라 고유 식각 속도가 변화하도록 형성되어 있으므로, 이러한 관통홀(350)의 형성이 진행됨에 따른 경사 식각 경향 또는 식각의 억제가 보상될 수 있다.
이에 따라, 형성되는 관통홀(350)은 경사가 발생되지 않고 실질적으로 수직한 측벽을 가질 수 있다. 더욱이, 몰드층(도 5의 300)이 깊이 방향에 따라 식각 속도가 증가하는 특성을 가지므로, 실제 관통홀(350)을 식각하여 몰드(300')를 형성하는 식각 공정 중에서 식각 공정이 진행됨에 따라 식각 속도를 증가시킬 수 있다. 이에 따라, 관통홀(350)의 바닥 선폭이 상측 선폭보다 실질적으로 넓게 형성될 수도 있다. 이와 같이 관통홀(350)의 아래 부분 또는 바닥 부위에서도 원활한 식각을 구현할 수 있어, 관통홀(350)의 측벽에서의 경사 발생이 방지될 수 있다.
한편, 이러한 선택적인 식각은 몰드층(300)을 이룰 수 있는 실리콘 산화물에 대한 식각 조건으로 수행될 수 있으며, 이러한 식각은 건식 식각 또는 습식 식각으로 수행될 수 있다. 그럼에도 불구하고, 이러한 식각은 습식 식각으로 수행되는 것이 관통홀(350)의 측벽 프로파일이 실질적으로 수직이거나 관통홀(350)의 바닥 선폭이 상측 선폭에 비해 적어도 동일하거나 넓게 되는 데 유리하다.
이와 같은 식각에 의해서 관통홀(350)이 실질적으로 수직한 측벽 프로파일을 가질 수 있는 것은 상기한 바와 같이 수행되는 식각 공정 특성에 의존하기보다는 몰드층(도 5의 300)의 막질 특성에 크게 의존하다. 몰드층(도 5의 300)의 두께 방향에 따른 막질 특성 변화는 몰드층(도 5의 300)을 증착할 때의 조건들에 의존하므로, 결국 고유 식각 속도가 변화되는 것은 몰드층(도 5의 300)의 증착에 이용된 조건들에 의존하게 된다. 몰드층(300)의 증착 조건 변화와 이에 따른 몰드층(300)의 고유 식각 속도 변화는 도 9 내지 도 13에 도시되는 그래프들에 의해 이해될 수 있다.
도 9는 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 장비의 플라즈마 파워 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 10은 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 온도 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 11은 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 시의 반응 가스들 간의 비율 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 12는 몰드층(300)으로 이용되는 절연층을 증착할 때, 챔버 압력 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이고, 도 13은 몰드층(300)으로 이용되는 절연층을 증착할 때, 샤워 헤드와 반도체 기판 간의 이격 간격 변화에 따른 증착 속도 및 습식 고유 식각 속도 변화를 나타내는 그래프이다.
도 9 내지 도 13에 제시된 실험 결과는 몰드층(300)으로 이용될 절연층을 증착할 때, 반응 가스로 SiH4가스(실리콘 소오스(silicon source)로 이용된다) 115sccm(Standard Cubic Centimeter per Minute) 및 N20 가스(산화제 소오스(oxidation source)로 이용된다) 1700 sccm, 400℃의 온도, 2.2 torr의 챔버 압력, 295W의 플라즈마 파워(즉, 플라즈마 발생을 위한 RF 파워) 및 535mils의 이격 간격(즉, 샤워 헤드와 서셉터간의 갭)을 기본 증착 조건으로 설정하였다. 각각의 그래프들은 선택된 증착 변수 외의 요소들은 기본 증착 조건을 따라 형성된 시편들에서 얻어진 것들이다. 이때, 몰드층(300)으로 이용되는 절연층의 증착은 AMT사 P-5000 설비의 DXZ 형 챔버에서 이루어졌다. 또한, 습식 식각 속도는 NH4F:HF:탈이온수 = 19:1:80인 용액에 상온에서 10분간 처리한 다음, NH4OH:H2O2:탈이온수 = 1:4:20 용액에 70℃에서 10분간 처리하였을 때의 시편의 실리콘 산화물의 식각량을 측정한 것이다. 한편, 각각의 그래프들에서 - □- 그래프는 증착 속도를 나타내고, - ● - 그래프는 식각 속도를 나타낸다. 각각의 그래프들에서의 식각 속도의 측정된 결과들은 각각의 조건에서 형성된 단일층에 대해서 측정된 결과들이다.
도 9를 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착에 잉용되는 플라즈마 파워 변화에 따라 습식 고유 식각 속도가 변화된다. 플라즈마의 파워 변화는 다음의 표 1에 제시된 바와 같이 변화시키며 절연층의 증착을 수행하였다.
증착 단계 플라즈마 파워(W) 증착 시간(초) 목표 두께
1 95 10 1000
2 126 9.2 1000
3 156 8.4 1000
4 187 7.5 1000
5 217 6,5 1000
6 248 5,5 1000
7 279 4,5 1000
8 295 50 7000
최종 목표 14000
도 9의 그래프에 따르면, 플라즈마 파워가 증가함에 따라 절연층을 이루는 실리콘 산화물의 증착 속도는 증가하고 또한 습식 고유 식각 속도도 감소한다. 따라서, 절연층, 즉, 몰드층(300)을 증착할 때 초기에는 상대적으로 낮은 플라즈마 파워를 인가하고 점진적 또는 연속적으로 플라즈마 파워를 높임으로써, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 전체 식각 속도가 억제되는 것을 보상하여 방지할 수 있다. 이는 종래의 몰드의 관통홀을 형성할 때 식각이 진행됨에 따라 식각 속도가 억제되는 것을 방지할 수 있음을 의미한다. 이에 따라, 관통홀(350)의 측벽 프로파일이 바닥 선폭이 상측 선폭 보다 크게 감소하는 것을 방지할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.
도 10을 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, 증착 온도의 변화에 따라 습식 고유 식각 속도가 변화된다. 증착 온도가 증가함에 따라 절연층을 이루는 실리콘 산화물의 증착 속도는 감소하고 습식 고유 식각 속도는 감소한다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 낮은 증착 온도에서 증착을 수행하고 점진적 또는 연속적으로 증착 온도를 증가시켜, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 전체 식각 속도가 억제되는 것을 보상하거나 방지할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.
도 11을 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때의 반응 가스들 간의 비율 변화에 따라 습식 고유 식각 속도가 변화된다. 도 11에서의 가스 비율은 가스 흐름비를 의미하며 실리콘 소오스(silicon source)와 산화제 소오스의 비율(예를 들어, 실리콘 소오스로 SiH4가스를 이용하고 산화제 소오스로 N2O 가스를 이용할 때, 가스 흐름비는 SiH4/N2O 가스의 비율)을 의미한다. SiH4/N2O 가스의 비율이 증가함에 따라, 즉, SiH4가스의 흐름양이 상대적으로 증가함에 따라, 몰드층(300)을 이루는 실리콘 산화물의 증착 속도는 증가하고 또한 습식 고유 식각 속도도 증가한다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 높은 SiH4/N2O 가스의 비율에서 증착을 수행하고, 점진적 또는 연속적으로 SiH4/N2O 가스의 비율을 낮춰, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 식각 속도가 억제되는 것을 보상하거나 오히려 증가시킬 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.
도 12를 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, 챔버 압력 변화에 따라 습식 고유 식각 속도가 변화된다. 챔버 압력이 증가함에 따라, 몰드층(300)을 이루는 실리콘 산화물의 습식 고유 식각 속도는 증가한다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 높은 챔버 압력에서 증착을 수행하고, 점진적 또는 연속적으로 챔버 압력을 낮춰, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 식각 속도가 억제되는 것을 방지할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.
도 13을 참조하면, 몰드층(300)으로 이용되는 절연층을 증착할 때, PE-CVD 설비의 샤워 헤드(도 6의 6300)와 서셉터(도 6의 6200)의 이격 간격, 즉, 샤워 헤드(6300)와 반도체 기판 간의 이격 간격 변화에 따라 습식 고유 식각 속도가 변화된다. 이러한 이격 간격이 증가함에 따라, 몰드층(300)을 이루는 실리콘 산화물의 습식 고유 식각 속도는 증가하며 높은 식각 속도로 수렴된다. 따라서, 몰드층(300)을 증착할 때 초기에는 상대적으로 넓은 이격 간격으로 증착을 수행하고, 점진적 또는 연속적으로 이격 간격을 좁혀, 관통홀(350) 형성을 위해서 형성된 몰드층(300)을 식각할 때 습식 식각이 진행됨에 따라 식각 속도가 감소하는 것을 보상할 수 있다. 따라서, 관통홀(350) 측벽 프로파일이 실질적으로 수직하거나 또는 바닥 선폭이 상측 선폭에 비해 다소 넓게 유도할 수 있다.
이러한 도 9 내지 도 13에 제시된 실험 결과는, 몰드층(300)을 증착할 때 플라즈마 파워, 증착 온도, 반응 가스의 비율, 증착 압력 또는 이격 간격 등을 점진적으로 또는 연속적으로 조절하여 몰드층(300)의 상대적인 상측 부위에서에 비해 몰드층(300)의 상대적인 하측 부위에서 고유 식각 속도가 점진적 또는 연속적으로증가하도록 몰드층(300)을 형성할 수 있음을 입증한다.
다시 도 8을 참조하면, 습식 식각 또는 건식 식각, 바람직하게는 습식 식각으로 몰드층(300)을 선택적으로 식각하여 하부의 콘택(270)을 노출하는 관통홀(350)을 형성함으로써, 커패시터의 스토리지 전극에 3차원 입체 형상을 부여하기 위한 몰드(300')가 형성된다. 이때, 상기한 식각 공정이 상기한 바와 같이 식각이 진행됨에 따라 식각 속도가 억제되거나 경사 식각 경향을 나타내는 현상을 보상하거나 방지할 수 있다. 즉, 식각이 진행됨에 따라 구조적인 영향, 폴리머(polymer) 또는 식각 부산물 등에 의한 식각 억제 효과가 발생되거나 경사 식각으로 진행되는 것을 방지할 수 있다. 따라서, 형성되는 몰드(300')의 측벽, 즉, 관통홀(350)의 측벽이 실질적으로 수직인 양호한 프로파일을 가질 수 있다. 또한, 식각이 진행됨에 따라 식각 속도가 오히려 증가되도록 할 수 있어, 관통홀(350)에 의해서 노출되는 바닥 선폭이 관통홀(350)의 입구 선폭에 비해 다소 크도록 관통홀(350)의 측벽이 기울어지게 유도할 수 있다. 그럼에도 불구하고, 관통홀(350)의 측벽은 실질적으로 수직한 양호한 프로파일을 가질 수 있다.
한편, 상기한 식각은 몰드(300') 하부에 존재하는 식각 종료층(250) 상에서 종료됨으로써 종료시킬 수 있다.
도 14는 몰드(300') 상에 스토리지 전극(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 관통홀(350)이 형성된 몰드(300') 상에 도전 물질, 예컨대, 도전성 다결정 실리콘을 증착하여, 관통홀(350)의 측벽과 바닥의 프로파일을 따라 형성되는 스토리지 전극층을 형성한다. 이때, 스토리지 전극층은 하부의 콘택(270)에 전기적으로 연결된다. 스토리지 전극층을 분리하여, 예컨대, 스토리지 전극층 상을 에치 백(etch back) 또는 CMP(Chemical Mechanical Polishing)하여 몰드층(300)의 표면 노출시켜 스토리지 전극층을 분리하여 3차원 입체 형상의 스토리지 전극(400)을 형성한다. 도 14에는 실린더 형태의 스토리지 전극(400)을 예를 들어 묘사되었으나, 스토리지 전극(400)은 스택 또는 트렌치, 컨케이브(concave) 형태로 이루어질 수 있다.
이와 같이 형성되는 스토리지 전극(400)은 콘택(270)과 접촉하는 바닥 부위와 측벽 부위가 실질적으로 수직한 각(α)을 이룰 수 있다. 상술한 바와 같은 본 발명의 실시예에 의한 고유 식각 속도가 두께 방향으로 변화하는 몰드층(300)의 도입에 의해서 이러한 각도를 가지도록 스토리지 전극(400)을 형성할 수 있다.
도 15는 스토리지 전극(400) 상에 유전층(500) 및 플레이트 전극(plate node:600)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 스토리지 전극(400)을 마스크로 잔류하는 몰드(300')를 선택적으로 제거한다. 이러한 몰드(300')의 제거는 몰드(300')가 실리콘 산화물로 형성되므로, 알려진 산화물 에천트(oxide etchant)를 이용한 습식 식각으로 수행될 수 있다. 실린더 형태의 입체 구조를 갖는 스토리지 전극(400)을 형성한 후, 스토리지 전극(400) 상에 유전층(500) 및 플레이트 전극(600)을 형성하여 커패시터를 완성한다. 이때, 유전층(500)으로 다양한 유전 물질, 예컨대, 산화 탄탈륨(TaO) 등이 이용될 수 있으며, 플레이트 전극(600)으로는 질화 티타늄(TiN) 또는 다결정 실리콘등이 이용될 수 있다.
도 16은 본 발명의 실시예에 의한 효과를 설명하기 위해서 개략적으로 도시한 수직 SEM 사진이다. 도 16은 상술한 바와 같은 본 발명의 실시예에 따라 형성된 몰드의 단면을 나타낸다. 도 16에서 명확히 보여지듯이 몰드의 측벽이 실질적으로 수직인 것을 알 수 있다.
이상, 본 발명을 3차원 입체 구조의 스토리지 전극을 형성하는 반도체 소자 제조 공정을 예로 들어 설명하였으나, 본 발명에서 제시되는 식각 속도가 두께 방향으로 변화되는 절연층과 이를 선택적으로 식각하는 방법은 배선들 간 또는 반도체 소자들과 배선들 간을 연결하는 연결 배선, 예컨대, 금속 콘택(metal contact)을 제조하는 데 적용될 수 있다. 따라서, 본 발명은 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 몰드의 관통홀의 측벽이 경사지는 것을 방지하여 실질적으로 수직의 측벽을 가지게 몰드층을 선택적으로 패터닝할 수 있다. 이에 따라, 관통홀의 입구 선폭이 바닥 선폭에 비해 커지는 것을 방지할 수 있다. 따라서, 이러한 관통홀 내에 형성되는 스토리지 전극의 외측 측벽이 경사지는 것을 방지할 수 있다. 이에 따라, 스토리지 전극의 3차원 구조의 높이 증가에 의한 유효 표면적 증가 효과를 최대화할 수 있으며, 또한, 유전층 또는 플레이트 전극의 증착 시 스토리지 전극의 외주 바닥 인근에서 단차 도포성 불량이 발생하는 것을 방지할 수 있다. 더하여, 스토리지 전극의 바닥 선폭을 보다 확보할 수 있어, 스토리지 전극과 하부의 BC 간의 오정렬 마진을 보다 더 확보할 수 있으며, 스토리지 전극 하부와 BC 간의 접촉 면적의 증가를 구현할 수 있어 저항 감소 효과를 얻을 수 있다.

Claims (20)

  1. 반도체 기판 상에 증착 변수들 중의 어느 하나를 가변하여 고유 식각 속도가 깊이 방향으로 증가하는 절연층을 형성하는 단계;
    상기 절연층을 관통하는 관통홀을 형성하기 위해서 상기 절연층을 선택적으로 식각하는 단계; 및
    상기 관통홀 내에 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 절연층을 식각하는 단계에서
    상기 식각 속도는 상기 절연층이 식각됨에 따라 증가하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 절연층의 최하 부위에서의 상기 식각 속도는
    상기 절연층의 최상 부위에서의 상기 식각 속도에 비해 대략 1.1배 내지 10배인 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 절연층은
    화학 기상 증착 방법을 기본으로 하여 증착되는 실리콘 산화물로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제4항에 있어서, 상기 화학 기상 증착은
    플라즈마 파워를 점진적으로 증가시키며 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제4항에 있어서, 상기 화학 기상 증착은
    증착 온도를 점진적으로 증가시키며 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제4항에 있어서, 상기 화학 기상 증착은
    상기 실리콘 산화물 형성을 위한 실리콘 소오스와 산화제 소오스의 비율에서 상기 실리콘 소오스의 상대적인 함량을 점진적으로 감소시키며 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제4항에 있어서, 상기 화학 기상 증착은
    증착 챔버의 압력을 점진적으로 감소시키며 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제4항에 있어서, 상기 화학 기상 증착은
    증착 반응에 요구되는 소오스를 공급하는 샤워 헤드와 상기 반도체 기판 간의 이격 간격을 점진적으로 감소시키며 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제4항에 있어서, 상기 화학 기상 증착은
    열적 화학 기상 증착 또는 플라즈마 강화 화학 기상 증착으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제1항에 있어서, 상기 절연층은
    깊이 방향으로 도핑 농도가 점진적으로 달라지는 BPSG층 또는 PSG층으로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제11항에 있어서, 상기 절연층은
    상기 도핑 농도가 상기 절연층의 상측 부위에서 상기 절연층의 하측 부위로 점진적으로 증가하도록 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제1항에 있어서, 상기 관통홀의 바닥 선폭은 입구 선폭에 비해 실질적으로 같도록 상기 관통홀이 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  14. 제1항에 있어서, 상기 관통홀의 바닥 선폭은 입구 선폭에 비해 실질적으로 크도록 상기 관통홀이 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
  15. 제1항에 있어서, 상기 식각은
    이방성 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  16. 제1항에 있어서, 상기 식각은
    습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
  17. 제1항에 있어서, 상기 도전층은
    상기 관통홀의 형상을 따라 삼차원 입체 구조로 형성되는 커패시터의 스토리지 전극인 것을 특징으로 하는 반도체 소자 제조 방법.
  18. 반도체 기판 상에 증착 변수들 중의 어느 하나를 가변하여 고유 식각 속도가 깊이 방향으로 증가하는 절연층을 형성하는 단계;
    상기 절연층을 관통하는 관통홀을 형성하기 위해서 상기 절연층을 선택적으로 식각하는 단계; 및
    상기 관통홀 내에 커패시터의 스토리지 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  19. 제18항에 있어서, 상기 절연층을 식각하는 단계에서
    상기 식각 속도는 상기 절연층이 식각됨에 따라 증가하는 것을 특징으로 하는 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법.
  20. 제19항에 있어서, 상기 절연층의 최하 부위에서의 상기 식각 속도는
    상기 절연층의 최상 부위에서의 상기 식각 속도에 비해 대략 1.1배 내지 10배인 것을 특징으로 하는 커패시터의 스토리지 전극을 포함하는 반도체 소자 제조 방법.
KR10-2001-0052564A 2000-08-29 2001-08-29 도전층에 입체 형상을 부여하기 위한 절연층을 채용하는반도체 소자 제조 방법 KR100416603B1 (ko)

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