KR20030049608A - 전하저장전극 형성 방법 - Google Patents

Abstract

본 발명은 캐패시터용 산화막으로 아래에서 위로 갈수록 농도가 낮아지도록 BPSG막의 P농도를 단계적으로 조절하여 증착한 후 열처리를 통해 두께에 따른 농도 기울기가 갖도록 하고 건식 식각공정 후 습식식각 속도 차이로 인해 농도가 높은 아래쪽이 더 많이 식각 되도록 습식 세정 공정을 진행함으로써 바닥의 면적 확보가 가능하여 반도체 소자의 신뢰성을 확보할 수 있는 이점이 있다.

Description

전하저장전극 형성 방법{METHOD FOR FORMING OF STORAGE NODE}

본 발명은 아래부터 위로 갈수록 농도가 낮아지게 단계별로 농도 차이를 갖도록 BPSG막을 증착한 후 열처리 공정으로 기울기를 완만하게 바꾸고 건식 식각 공정후 습식 식각 속도 차로 인해 바닥의 식각양이 더 많도록 하기 위해 습식 세정 공정을 진행하는 전하저장전극 형성 방법에 관한 것이다.

일반적으로 디램(DRAM) 등과 같은 반도체 메모리 소자의 집적도가 증가됨에따라 메모리 셀(Memory Cell)이 차지하는 면적은 급격하게 축소되는 실정이다. 그러나 소자의 동작을 위해서는 단위 메모리 셀당 일정량 이상의 정전용량 (Capacitance)이 반드시 확보되어야 하기 때문에 메모리 셀의 동작에 필요한 정전 용량은 그대로 유지시키면서 캐패시터가 차지하는 면적을 최소화시키기 위한 고도 의 공정기술 개발과 소자의 신뢰성 확보가 큰 문제점으로 대두된다.

도1a 내지 도1h는 종래 기술에 의한 전하저장전극 형성 방법을 나타낸 단면도들이다.

먼저, 도1a에 도시된 바와 같이 비트라인(10)을 형성한 후 층간 절연막(11)을 증착하고 CMP(Chemical Mechanical Polishing) 혹은 등방성 식각으로 평탄화한 다음, 도1b에 도시된 바와 같이 후속 공정에서 캐패시터 모양 형성을 위하여 식각할 때 비트라인과 캐패시터 사이에 식각을 멈출수 있도록 식각 정지막(12)으로 질화막을 증착한다.

이어서, 도1c에 도시된 바와 같이 후속 콘택 플러그 형성 공정에서 질화막의 손실을 막기 위하여 완충 역할을 하는 제 1 산화막(13)을 증착한 후 도1d에 도시된바와 같이 게이트 사이의 플러그와 캐패시터를 연결하기 위한 콘택(A)을 형성한다.

그런 다음, 도1e에 도시된 바와 같이 전도체 역할을 하도록 폴리 실리콘(14)을 증착하여 콘택(A)을 매립한 후 도1f에 도시된 바와 같이 CMP 또는 식각 공정을 진행하여 콘택내 폴리실리콘(14) 사이를 절연시킨다.

이때, 제 1 산화막(13)은 손실이 발생하지만 식각 정지막(12)은 증착 그대로의 두께를 유지한다.

이어서, 도1g에 도시된 바와 같이 캐패시터 형성용 제 2 산화막 (15)을 증착한 후 도1h에 도시된 바와 같이 원하는 모양으로 감광막 패턴을 이용하여 식각한다.

그러나, 이러한 종래 기술에 의한 방법은 소자가 고집적화 됨에 따라 캐패시터 형성용 산화막의 두께가 두꺼워져 건식식각시 콘택 플러그와 닿는 부분인 바닥 부분의 면적확보가 어렵다.

도2는 종래 기술에 의해 형성된 전하저장전극을 나타낸 도면으로 여기에 도시된 바와 같이 바닥의 면적이 충분하지 않아 후속 전극 물질의 증착 과정에서 전극간 접촉이 일어나 실제로 캐패시터로 사용 가능한 면적이 반으로 줄어 소자 불량이 발생하는 문제가 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 캐패시터용 산화막으로 아래에서 위로 갈수록 농도가 낮아지도록 BPSG막의P농도를 단계적으로 조절하여 증착한 후 열처리를 통해 두께에 따른 농도 기울기가 갖도록 하고 건식 식각공정 후 습식식각 속도 차이로 인해 농도가 높은 아래쪽이 더 많이 식각 되도록 습식 세정 공정을 진행함으로써 바닥의 면적 확보가 가능하여 반도체 소자의 신뢰성을 확보할 수 있는 전하저장전극 형성 방법을 제공하는 것이다.

도1a 내지 도1h는 종래 기술에 의한 전하저장전극 형성 방법을 나타낸 단면도들이다.

도2a 내지 도2j는 종래 기술에 의한 전하저장전극 형성 방법을 나타낸 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 비트라인 11 : 층간 절연막

12 : 식각 정지막 13 : 제 1 산화막

14 : 폴리실리콘 15 : 제 2 산화막

16 : 다단계 BPSG 16': BPSG

A : 콘택

상기와 같은 목적을 실현하기 위한 본 발명은 비트라인을 형성한 후 층간 절연막을 증착하는 단계와, 상기 층간 절연막을 평탄화하는 단계와, 상기 층간 절연막 상에 식각 정지막을 증착하는 단계와, 상기 식각 정지막 상부에 제 1 산화막을 증착한 후 콘택을 형성하는 단계와, 상기 콘택이 형성된 결과물 상에 폴리 실리콘을 증착한 후 평탄화하여 콘택내 폴리실리콘 사이를 절연시키는 단계와, 상기 결과물 상부에 불연속적인 농도 변화를 갖도록 캐패시터용 제 2 산화막을 여러 단계로 나누어 높은 농도부터 차례로 증착하는 단계와, 상기 불연속적인 농도를 갖는 제 2 산화막에 열처리 공정을 하여 불연속 적인 농도 기울기를 연속적인 기울기로 바꾼 후 건식 식각과 습식 세정을 차례로 진행하여 캐패시터 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 전하저장 전극 형성 방법에 관한 것이다.

이때, 상기 캐패시터용 제 2 산화막은 BPSG막으로 BPSG막의 P농도는 6mol%~10mol% 까지 사용하거나, 16mol%~50mol% 까지 사용하는 것을 특징으로 한다.

또는, 상기 캐패시터용 제 2 산화막은 PSG막으로 P농도는 6mol%~10mol% 까지사용하는 것을 특징으로 한다.

또한, 상기 열처리 공정은 어닐링 공정 또는 급속 열처리 공정으로 700~900℃ 내에서 진행하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2a 내지 도2j는 종래 기술에 의한 전하저장전극 형성 방법을 나타낸 단면도들이다.

먼저, 도2a에 도시된 바와 같이 비트라인(10)을 형성한 후 층간 절연막(11)을 증착하고 CMP(Chemical Mechanical Polishing) 혹은 등방성 식각으로 평탄화한 다음, 도2b에 도시된 바와 같이 후속 공정에서 캐패시터 모양 형성을 위하여 식각할 때 비트라인과 캐패시터 사이에 식각을 멈출수 있도록 식각 정지막(12)으로 질화막을 증착한다.

이어서, 도2c에 도시된 바와 같이 후속 콘택 플러그 형성 공정에서 질화막의 손실을 막기 위하여 완충 역할을 하는 제 1 산화막(13)을 증착한 후 도2d에 도시된 바와 같이 게이트 사이의 플러그와 캐패시터를 연결하기 위한 콘택(A)을 형성한다.

그런 다음, 도2e에 도시된 바와 같이 전도체 역할을 하도록 폴리 실리콘(14)을 증착하여 콘택(A)을 매립한 후 도2f에 도시된 바와 같이 CMP 또는 식각 공정을 진행하여 콘택내 폴리실리콘(14) 사이를 절연시킨다.

이때, 제 1 산화막(13)은 손실이 발생하지만 식각 정지막(12)은 증착 그대로의 두께를 유지한다.

이어서 도2g에 도시된 바와 같이 BPSG(16)의 P 농도를 조절하여 3000Å의 두께로 여러 단계로 나누어 증착한다.

만약 1800Å의 두께가 필요한 경우 6단계로 증착하며 각 단계별 P의 농도는 아래에서 위로 올라갈수록 낮게 증착한다.

그런 다음, 도2h에 도시된 바와 같이 700~900℃의 온도로 열처리 공정을 하여 불연속 적인 농도 기울기를 연속적인 모양으로 바꾼 후 도2i에 도시된 바와 같이 건식 식각을 통패 패턴을 형성한다.

이때, 건식 식각을 통한 캐패시터 형성시 바닥 면적의 확보가 어렵다.

이어서, 도2j에 도시된 바와 같이 습식세정을 통해 BPSG막의 일부가 식각 되도록 한다.

이때, BPSG막의 농도에 따른 습식식각 속도차이로 농도가 큰 아래쪽 식각 속도가 빠르고, 농도가 낮은 위쪽의 식가 속도가 느려서 패턴의 위쪽 모양의 변화는 적으나 아래쪽으로 갈수록 식각이 많이 되어 바닥 면적의 확보가 가능해진다.

상기한 바와 같이 본 발명은 캐패시터용 산화막으로 농도 차이가 불연속적인 다단계의 BPSG막을 증착한 후 열처리를 통해 계단형의 농도 기울기를 곡선형태로 바꾼후 건식 식각 공정을 진행한 후 세정 공정으로 농도에 따른 습식 식각 속도 차이에 의해 하부의 식각량이 많아지도록 하여 바닥 면적을 확보함으로써 소자의 신뢰성을 확보할 수 있는 이점이 있다.

Claims (9)

1. 비트라인을 형성한 후 층간 절연막을 증착하는 단계와,

   상기 층간 절연막을 평탄화하는 단계와,

   상기 층간 절연막 상에 식각 정지막을 증착하는 단계와,

   상기 식각 정지막 상부에 제 1 산화막을 증착한 후 콘택을 형성하는 단계와,

   상기 콘택이 형성된 결과물 상에 폴리 실리콘을 증착한 후 평탄화하여 콘택내 폴리실리콘 사이를 절연시키는 단계와,

   상기 결과물 상부에 불연속적인 농도 변화를 갖도록 캐패시터용 제 2 산화막을 여러 단계로 나누어 높은 농도부터 차례로 증착하는 단계와,

   상기 불연속적인 농도를 갖는 제 2 산화막에 열처리 공정을 하여 불연속 적인 농도 기울기를 연속적인 기울기로 바꾼 후 건식 식각과 습식 세정을 차례로 진행하여 캐패시터 패턴을 형성하는 단계를

   포함하는 것을 특징으로 하는 전하저장 전극 형성 방법.
2. 제 1항에 있어서, 상기 캐패시터용 제 2 산화막은 BPSG막인 것을 특징으로 하는 전하저장전극 형성 방법.
3. 제 2항에 있어서, 상기 BPSG막의 P농도는 6mol%~10mol% 까지 사용하는 것을 특징으로 하는 전하저장전극 형성 방법.
4. 제 2항에 있어서, 상기 BPSG막의 P농도는 16mol%~50mol% 까지 사용하는 것을 특징으로 하는 전하저장전극 형성 방법.
5. 제 1 항에 있어서, 상기 캐패시터용 제 2 산화막은 PSG막인 것을 특징으로 하는 전하저장전극 형성 방법.
6. 제 5항에 있어서, 상기 PSG막의 P농도는 6mol%~10mol% 까지 사용하는 것을 특징으로 하는 전하저장전극 형성 방법.
7. 제 1항에 있어서, 상기 캐패시터용 제 2 산화막을 증착하는 농도의 단계는 3단계~20단계까지 적용하는 것을 특징으로 하는 전하저장전극 형성 방법.
8. 제 1항에 있어서, 상기 열처리 공정은 어닐링 공정 또는 급속 열처리 공정인 것을 특징으로 하는 전하저장전극 형성 방법.
9. 제 1항에 있어서, 상기 열처리 온도는 700~900℃ 내에서 진행하는 것을 특징으로 하는 전하저장전극 형성 방법.