KR101094960B1 - 반도체 소자의 커패시터 형성방법 - Google Patents

반도체 소자의 커패시터 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터의 하부전극을 분리시키기 위한 식각공정 후 발생되는 하부전극 상부의 첨점을 방지할 수 있는 반도체 소자의 커패시터 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 희생 패턴층이 형성된 기판을 준비하는 단계와, 상기 희생 패턴층에 의해 형성된 단차면을 따라 하부전극용 물질을 형성하는 단계와, 상기 하부전극용 물질과 상기 희생 패턴층 간의 식각 선택비를 이용한 식각공정을 실시하되, 상기 식각공정은 상기 희생 패턴층이 상기 하부전극용 물질보다 더 빠르게 식각되도록 실시하여 분리된 하부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법을 제공한다.
반도체 소자, 커패시터, 희생 패턴층, 첨점, 희생 산화막, 하부전극, TiN

Description

반도체 소자의 커패시터 형성방법{METHOD FOR FORMING A CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래기술에 따른 실린더 구조를 갖는 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 공정 단면도.
도 2는 도 1b에 도시된 공정 후 촬영한 SEM(Scanning Electron Microscope) 사진.
도 3a 및 도 3b는 본 발명의 실시예에 따른 실린더 구조를 갖는 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 공정 단면도.
도 4는 도 3b에 도시된 공정 후 촬영한 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 기판
11, 111 : 층간 절연막
12, 112 : 스토리지 노드 콘택 플러그
13, 113 : 식각 정지막
14, 114 ; 희생 산화막(희생 패턴층)
15, 115 : TiN막
15A, 115A : 하부전극
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 반도체 소자의 커패시터(capacitor) 형성방법, 더욱 상세하게는 커패시터의 하부전극 분리방법에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인 룰(design rule)이 지속적으로 감소하고 있다. 이에 따라, 단위 셀(cell)이 차지하는 면적 또한 점점 감소하고 있는 추세에 있다. 특히 DRAM(Dynamic Random Access Memory) 소자에서는 단위 셀이 하나의 트랜지스터(transistor)와 하나의 커패시터(capacitor)로 이루어지기 때문에 디자인 룰이 감소하는 경우 커패시터의 정정용량을 확보하는데 많은 어려움이 있다.
이에 따라, 최근에는 단위 면적당 커패시터의 정전용량을 확보하기 위한 노력이 이루어지고 있다. 그 일환으로 커패시터의 구조 변경이다. 즉 단위 면적당 최대한 많은 정전용량을 확보하기 위하여 커패시터의 구조를 변경하는 것이다. 지금까지 알려진 커패시터 구조로는 콘케이브(concave) 구조와 실린더(cylinder) 구조가 있다.
콘케이브 구조는 홀(hole) 형태로 이루어진다. 이 때문에 하부전극, 유전막 및 상부전극을 피복성(step coverage)이 좋은 CVD(Chemical Vapor Deposition) 공정이나 ALD(Atomic Layer Deposition) 공정을 이용하여 증착하더라도 피복성을 높이는데 한계가 있어 원하는 정전용량을 확보하기 위해서는 각 물질(하부전극, 유전막, 상부전극)의 두께를 감소시켜야만 한다. 또한, 더 많은 정전용량을 확보하기 위해서는 커패시터의 하부전극인 스토리지 노드(storage node)를 형성하기 위한 스토리지 노드 패턴용 산화막을 매우 두껍게 형성하여야만 한다. 이와 같이, 스토리지 노드 패턴용 산화막을 두껍게 증착하는 경우 그 만큼 식각공정시 많은 어려움이 수반되게 되며, 식각공정 후 수직한 프로파일(vertical profile)을 얻기가 쉽지 않다.
실린더 구조는 커패시터의 정전용량을 증가시키면서 산화막 식각공정의 어려움을 감소시키고, 콘케이브 구조의 식각 프로파일을 개선시키기 위한 일환으로 제안된 구조이다.
이하, 도 1a 및 도 1b를 참조하여 종래기술에 따른 실린더 구조를 갖는 반도체 소자의 커패시터 형성방법을 설명하기로 한다. 도 1a 및 도 1b는 실린더 구조를 갖는 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 반도체 구조물이 형성된 반도체 기판(10)을 준비한다. 여기서, 반도체 구조물은 웰(well), 소자 분리막, 워드라인(word line), 접합영역(소오스/드레인 영역), 랜딩 플러그, 비트라인 콘택 플러그(contact plug of bit line), 비트라인, 층간 절연막(11), 스토리지 노드 콘택 플러그(12)를 포함한다. 이때, 스토리지 노드 콘택 플러그(12)는 단층 구조로 형성하거나, 커패시터의 스토리지와의 중첩면적을 확보하기 위해 적층 구조로 형성한다.
이어서, 반도체 구조물 상에 식각 정지막(13)과 스토리지 노드 패턴을 형성하기 위한 절연막으로 산화막(이하, 희생 산화막이라 함)(14)을 순차적으로 형성한다.
이어서, 스토리지 노드 전극 형성용 식각 마스크(미도시)를 이용한 식각공정을 실시하여 희생 산화막(14)과 식각 정지막(13)을 순차적으로 식각하여 스토리지 노드 콘택 플러그(12)가 노출되도록 스토리지 노드가 형성될 패턴홀(미도시)이 형성된다.
이어서, 상기 패턴홀에 의해 형성된 단차면을 따라 커패시터의 하부전극으로 TiN막(15)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 이웃하는 하부전극(15A)을 서로 분리시키기 위해 식각공정(16)을 실시하여 TiN막(15, 도 1a참조)을 식각한다. 이때, 식각공정(16)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식을 이용한 비등방성 식각공정으로, TCP(Transformer Coupled Plasma), ICP(Inductively Coupled Plasma) 등과 같은 고밀도 플라즈마 장비를 이용한다. 여기서, 식각가스로는 Ar에 Cl2를 소량 첨가한 플라즈마를 사용하는데 그 이유는 상기 패턴홀 저부에 형성된 TiN막에 비해 상대적으로 희생 산화막(14) 상부에 형성된 TiN막이 더 많이 식각되도록 하는 비등방성 식각공정을 진행하기 위함이다. 이로써, 상기 패턴홀 내부에만 TiN막이 존재하게 되어 이웃하는 것끼리 서로 분리된 하부전극(15A)이 형성된다.
그러나, 상기에서 설명한 종래기술에 따른 커패시터 형성방법에서는 다음과 같은 문제점이 발생된다.
도 1b에서와 같이, 이웃하는 하부전극을 분리시키기 위해 실시되는 식각공정(16)시 Ar에 Cl2를 소량 첨가한 플라즈마를 사용하는 경우, 도 1b에 도시된 'A'와 도 2에 도시된 'B'와 같이 TiN막 상부가 움푹 파여 첨점이 발생된다. 그 이유는 전술한 바와 같이, 식각공정(16)시 Ar에 Cl2를 소량 첨가한 플라즈마를 식각가스로 사용하기 때문인데, 상기 식각가스는 비등방성 식각 특성이 강해 상기 패턴홀 저부에 형성된 TiN막에 비해 상대적으로 희생 산화막(14) 상부에 형성된 TiN막이 더 많이 식각된다. 즉, 희생 산화막(14) 상부에 형성된 TiN막이 많이 식각되어 결국에는 상부가 움푹 파여 희생 산화막(14)의 높이보다 낮아지게 하는 첨점이 발생되게 된다. 이러한 첨점이 심할 경우, 습식식각공정을 이용한 희생 산화막(14) 제거공정시 첨점 부위가 부러져 하부전극(15A)으로부터 이탈하여 전도성 물질의 결함 소스(defect source)로 작용하게 된다. 이에 따라, 듀얼 비트 페일(dual bit fail) 혹은 멀티-비트 페일(multi-bit fail) 등이 발생하여 소자의 특성, 특히 수율(yield)을 저하시킨다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 커패시터의 하부전극을 분리시키기 위한 식각공정 후 발생되는 하부전극 상부의 첨점을 방지할 수 있는 반도체 소자의 커패시터 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 희생 패턴층이 형성된 기판을 준비하는 단계와, 상기 희생 패턴층에 의해 형성된 단차면을 따라 하부전극용 물질을 형성하는 단계와, 상기 하부전극용 물질과 상기 희생 패턴층 간의 식각 선택비를 이용한 식각공정을 실시하되, 상기 식각공정은 상기 희생 패턴층이 상기 하부전극용 물질보다 더 빠르게 식각되도록 실시하여 분리된 하부전극을 형성하는 단계를 포함하는 반도체 소자의 커패시터 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타 낸다.
실시예
도 3a 및 도 3b는 본 발명의 실시예에 따른 실린더 구조를 갖는 반도체 소자의 커패시터 형성방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 일련의 반도체 제조공정을 통해 반도체 구조물이 형성된 반도체 기판(110)을 준비한다. 여기서, 반도체 구조물은 웰, 소자 분리막, 워드라인, 접합영역(소오스/드레인 영역), 랜딩 플러그, 비트라인 콘택 플러그, 비트라인, 층간 절연막(111) 및 스토리지 노드 콘택 플러그(112)를 포함한다.
이어서, 반도체 구조물 상에 식각 정지막(113)과 스토리지 노드 패턴을 형성하기 위한 절연막으로 산화막(이하, 희생 산화막이라 함)(114)을 순차적으로 형성한다.
이어서, 스토리지 노드 전극 형성용 식각 마스크(미도시)를 이용한 식각공정을 실시하여 희생 산화막(114)과 식각 정지막(113)을 순차적으로 식각하여 스토리지 노드 콘택 플러그(112)가 노출되도록 스토리지 노드가 형성될 패턴홀(미도시)이 형성된다.
이어서, 상기 패턴홀에 의해 형성된 단차면을 따라 커패시터의 하부전극으로 TiN막(115)을 증착한다.
이어서, 도 3b에 도시된 바와 같이, 이웃하는 하부전극을 서로 분리시키기 위해 식각공정(116)을 실시하여 TiN막(115, 도 3a참조)을 식각한다. 이때, 식각공 정(116)은 TiN막(115)의 식각속도보다 희생 산화막(114)의 식각속도를 적어도 1:2 이상으로 빠르게 가져가도록 하여 도 1b 및 도 2에 도시된 첨점이 발생되지 않도록 한다.
공정조건1
식각공정(116)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비를 이용하여 실시한다.
구체적으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비에서 Ar에 Cl2와 SF6를 혼합한 플라즈마를 사용한다. 이때, 식각조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워(source power)는 100~1000W, 바이어스 파워(bias power)는 0~300W, Ar 유량은 100~1000sccm, Cl2의 유량은 30~100sccm, SF6의 유량은 30~100sccm으로 설정한다. 이때, Cl2에 대한 SF6의 유량비가 1:1~1:3이 되도록 하는 것이 바람직하며, 이를 통해 TiN막(115)과 희생 산화막(114)의 식각율이 적어도 1:2 이상이 되도록 한다.
본 발명의 실시예에서, TiN막(115)은 500Å 이하의 비교적 얇은 두께로 형성되고, 식각 균일도 또한 불량하기 때문에 TiN(115) 식각공정시 식각 종말점을 알기는 어렵다. 따라서, TiN막(115)의 식각율은 떨어지더라도 과도식각시 TiN막(115)의 식각율보다 희생 산화막(114)의 식각율을 1:2 이상으로 크게 가져갈 수 있도록 Cl2 에 대한 SF6의 비율을 1:1 이상으로 설정하여 식각공정(116)을 실시함으로써 하부전극(115A) 상부(희생 산화막(114)의 내측벽)에 첨점이 발생되는 것을 방지할 수 있다. 즉, 도 3b와 도 4에 도시된 'C' 및 'D'에 도시된 바와 같이 첨점이 존재하지 않는 것을 알 수 있다.
실험예
Cl2:SF6의 유량비를 1:1로 하는 경우 TiN막(115)의 식각속도[Å/min]는 13Å 정도이고, 희생 산화막(114)은 36Å 정도가 되었다. 한편, Cl2:SF6의 유량비를 1:2.5로 증가시키는 경우 TiN막(115)의 식각속도[Å/min]는 10Å 정도이고, 희생 산화막(114)은 37Å 정도가 되었다.
공정조건2
식각공정(116)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비를 이용하여 실시한다.
구체적으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비에서 Ar에 Cl2와 NF3를 혼합한 플라즈마를 사용한다. 이때, 식각조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar 유량은 100~1000sccm, Cl2의 유량은 30~100sccm, NF3의 유량은 30~100sccm으로 설정한다. 이때, Cl2에 대한 NF3의 유량비가 1:1~1:3이 되도록 하는 것이 바람직하며, 이 를 통해 TiN막(115)과 희생 산화막(114)의 식각율이 적어도 1:2 이상이 되도록 한다.
공정조건3
식각공정(116)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비를 이용하여 실시한다.
구체적으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비에서 Ar에 Cl2와 CF4를 혼합한 플라즈마를 사용한다. 이때, 식각조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar 유량은 100~1000sccm, Cl2의 유량은 30~100sccm, CF4의 유량은 30~100sccm으로 설정한다. 이때, Cl2에 대한 CF4의 유량비가 1:1~1:3이 되도록 하는 것이 바람직하며, 이를 통해 TiN막(115)과 희생 산화막(114)의 식각율이 적어도 1:2 이상이 되도록 한다.
공정조건4
식각공정(116)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비를 이용하여 실시한다.
구체적으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비에서 Ar에 Cl2를 소량 첨가한 플라즈마를 사용하여 희생 산화막(114) 상부가 드러날 때까지 TiN막(115)을 1차 식각한다. 이때, 식각조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar에 대한 Cl2의 유량비가 100:1~100:20이 되도록 한다. 그런 다음, 동일 챔버 내에서 인-시튜(in-situ)로 Ar에 Cl2와 SF6를 혼합한 플라즈마를 사용하여 TiN막(115)에 대한 2차 식각으로 과도식각을 실시한다. 이때, 공정조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar 유량은 100~1000sccm, Cl2의 유량은 30~100sccm, SF6의 유량은 30~100sccm으로 설정한다. 이때, Cl2에 대한 SF6의 유량비가 1:1~1:3이 되도록 하는 것이 바람직하며, 이를 통해 TiN막(115)과 희생 산화막(114)의 식각율이 적어도 1:2 이상이 되도록 한다.
공정조건5
식각공정(116)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비를 이용하여 실시한다.
구체적으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비에서 Ar에 Cl2를 소량 첨가한 플라즈마를 사용하여 희생 산화막(114) 상부가 드러날 때까지 TiN막(115)을 1차 식각한다. 이때, 식각조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar에 대한 Cl2의 유량비가 100:1~100:20이 되도록 한다. 그런 다음, 동일 챔버 내에서 인-시튜로 Ar에 Cl2와 NF3를 혼합한 플라즈마를 사용하여 TiN막(115)에 대한 2차 식각으로 과도식각을 실시한다. 이때, 공정조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar 유량은 100~1000sccm, Cl2의 유량은 30~100sccm, NF3의 유량은 30~100sccm으로 설정한다. 이때, Cl2에 대한 NF3의 유량비가 1:1~1:3이 되도록 하는 것이 바람직하며, 이를 통해 TiN막(115)과 희생 산화막(114)의 식각율이 적어도 1:2 이상이 되도록 한다.
공정조건6
식각공정(116)은 식각 마스크없이 전면식각공정으로 실시하며, 상기 전면식각공정은 건식식각방식으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비를 이용하여 실시한다.
구체적으로, TCP, ICP 등과 같은 고밀도 플라즈마 장비에서 Ar에 Cl2를 소량 첨가한 플라즈마를 사용하여 희생 산화막(114) 상부가 드러날 때까지 TiN막(115)을 1차 식각한다. 이때, 식각조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar에 대한 Cl2의 유량비가 100:1~100:20이 되도록 한다. 그런 다음, 동일 챔버 내에서 인-시튜로 Ar에 Cl2와 CF4를 혼합한 플라즈마를 사용하여 TiN막(115)에 대한 2차 식각으로 과도식각을 실시한다. 이때, 공정조건은 고밀도 플라즈마 장비의 챔버 내부의 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, Ar 유량은 100~1000sccm, Cl2의 유량은 30~100sccm, CF4의 유량은 30~100sccm으로 설정한다. 이때, Cl2에 대한 CF4의 유량비가 1:1~1:3이 되도록 하는 것이 바람직하며, 이를 통해 TiN막(115)과 희생 산화막(114)의 식각율이 적어도 1:2 이상이 되도록 한다.
한편, 식각공정(116)을 통해 하부전극(115A)을 분리한 후 희생 산화막(114)을 제거한다.
이어서, 하부전극(115A)에 의해 형성된 단차면을 따라 순차적으로 유전체막(미도시) 및 상부전극(미도시)을 형성한다. 이로써, 실린더 구조를 갖는 커패시터가 완료된다.
상기에서 설명한 바와 같이, 식각공정(116)시 각 공정조건에서 Cl2는 TiN막(115)의 주식각가스로 사용되며, SF6, NF3, CF4는 희생 산화막(114)의 주식각가스로 사용된다. 이에 따라, 식각공정(116)시 Cl2와 SF6(또는, NF3, CF4)의 유량비를 적절히 조절하게 되면 TiN(115)에 대한 희생 산화막(114)의 식각 선택비를 조절할 수 있다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 커패시터의 하부전극을 분리시키기 위한 식각공정시 TiN막과 희생 산화막 간의 식각 선택비를 조절하여, 상기 희생 산화막이 상기 TiN막보다 적어도 2배 이상 빠르게 식각되도록 함으로써 하부전극 상부의 첨점을 방지할 수 있으며, 이를 통해 소자의 특성을 개선시켜 수율을 향상시킬 수 있다.

Claims (15)

  1. 희생 패턴층이 형성된 기판을 준비하는 단계;
    상기 희생 패턴층에 의해 형성된 단차면을 따라 하부전극용 물질을 형성하는 단계; 및
    상기 하부전극용 물질과 상기 희생 패턴층 간의 식각 선택비를 이용한 식각공정을 실시하되, 상기 식각공정은 상기 희생 패턴층이 상기 하부전극용 물질보다 더 빠르게 식각되도록 실시하여 분리된 하부전극을 형성하는 단계
    를 포함하는 반도체 소자의 커패시터 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 식각공정은 상기 희생 패턴층이 상기 하부전극용 물질보다 적어도 2배 이상 더 빠르게 식각되는 식각조건으로 실시하는 반도체 소자의 커패시터 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 하부전극용 물질은 TiN막을 사용하고, 상기 희생 패턴층은 산화막으로 형성하는 반도체 소자의 커패시터 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 식각공정은 고밀도 플라즈마 장비를 이용하여 실시하는 반도체 소자의 커패시터 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 식각공정은 Ar에 Cl2와 SF6를 혼합한 플라즈마를 이용하여 실시하는 반도체 소자의 커패시터 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 식각공정은,
    Ar에 Cl2를 첨가한 플라즈마를 사용하여 상기 희생 패턴층의 상부가 드러날 때까지 상기 하부전극용 물질을 선택적으로 식각하는 단계; 및
    상기 Ar에 상기 Cl2와 SF6를 혼합한 플라즈마를 이용하여 상기 하부전극용 물질을 과도식각하는 단계
    를 포함하는 반도체 소자의 커패시터 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항 또는 제 6 항에 있어서,
    상기 Cl2에 대한 상기 SF6의 유량비가 1:1~1:3이 되도록 하는 반도체 소자의 커패시터 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 식각공정은 Ar에 Cl2와 NF3를 혼합한 플라즈마를 이용하여 실시하는 반도체 소자의 커패시터 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 식각공정은,
    Ar에 Cl2를 첨가한 플라즈마를 사용하여 상기 희생 패턴층의 상부가 드러날 때까지 상기 하부전극용 물질을 선택적으로 식각하는 단계; 및
    상기 Ar에 상기 Cl2와 NF3를 혼합한 플라즈마를 이용하여 상기 하부전극용 물질을 과도식각하는 단계
    를 포함하는 반도체 소자의 커패시터 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항 또는 제 9 항에 있어서,
    상기 Cl2에 대한 상기 NF3의 유량비가 1:1~1:3이 되도록 하는 반도체 소자의 커패시터 형성방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 식각공정은 Ar에 Cl2와 CF4를 혼합한 플라즈마를 이용하여 실시하는 반도체 소자의 커패시터 형성방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 식각공정은,
    Ar에 Cl2를 첨가한 플라즈마를 사용하여 상기 희생 패턴층의 상부가 드러날 때까지 상기 하부전극용 물질을 선택적으로 식각하는 단계; 및
    상기 Ar에 상기 Cl2와 CF4를 혼합한 플라즈마를 이용하여 상기 하부전극용 물질을 과도식각하는 단계
    를 포함하는 반도체 소자의 커패시터 형성방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항 또는 제 12 항에 있어서,
    상기 Cl2에 대한 상기 CF4의 유량비가 1:1~1:3이 되도록 하는 반도체 소자의 커패시터 형성방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항, 제 9 항 또는 제 12 항 중 어느 하나의 항에 있어서,
    상기 하부전극용 물질을 선택적으로 식각하는 단계와, 상기 하부전극용 물질을 과도식각하는 단계는 인-시튜로 실시하는 반도체 소자의 커패시터 형성방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항, 제 6 항, 제 8 항, 제 9 항, 제 11 항 또는 제 12 항 중 어느 하나의 항에 있어서,
    상기 식각공정은 압력이 5~50mTorr, 소스 파워는 100~1000W, 바이어스 파워는 0~300W, 상기 Ar에 대한 상기 Cl2의 유량비가 100:1~100:20이 되도록 실시하는 반도체 소자의 커패시터 형성방법.
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