KR100269298B1 - 반도체장치의백금막식각방법 - Google Patents

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Abstract

반도체 장치의 커패시터의 하부전극(storage node)으로 사용되는 백금막의 식각에서 식각경사도를 개선시키는 방법에 관하여 개시한다. 이를 위하여 본 발명은 백금막 위에 Ti로 구성된 장벽층이 산소가 풍부한 식각가스를 사용하면 TiOx로 변하여 부가적인 식각마스크로 작용하는 특성과, 이러한 TiOx층이 특정온도에서 ek단위 시간당 더욱 깊이까지 형성되는 특성을 이용하여 백금막을 오버에칭함으로써 백금막의 식각경사도를 개선시키는 반도체 장치의 백금막 식각방법을 제공한다. 이러한 TiOx층이 충분히 형성되는 특정온도는 반도체 기판의 온도가 120∼300의 범위가 적당하다.

Description

반도체 장치의 백금막 식각방법{Method for etching pt layer in semiconductor fabrication}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 장치 커패시터의 하부전극(storage node)으로 사용되는 백금막의 식각방법에 관한 것이다.
반도체 메모리 소자가 점차 고집적화되어 감에 따라 디램(DRAM: Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서는 높은 커패시턴스를 보유하면서, 동시에 적은 면적내에 형성될 수 있는 커패시터에 대한 필요성이 증대되고 있다. 이러한 필요를 충족하기 위하여 트랜치(trench)나 실린더(Cylinder)형과 같은 복잡한 공정단계를 갖고, 형성하기 어려운 커패시터들이 등장하였다. 그러나 상술한 트랜치형이나 실린더형의 커패시터는 고집적화된 반도체 메모리 소자에서 필요로 하는 높은 커패시턴스와 고집적화를 실현하는데 한계를 보이고 있는 실정이다.
최근에는 이러한 문제점을 보완하기 위하여 기존의 유전체보다 400배이상 높은 유전율(dielectric constant)을 갖는 BST(Barium strontium Titanate)를 커패시터의 유전체로 이용하여 스택(stack)형으로 커패시터를 형성하는 방법이 일반화되고 있다. 이러한 BST와 같은 고유전체를 사용하여 커패시터를 형성할 경우, 커패시터의 상부 및 하부전극으로 일반적으로 백금막이 사용된다. 그 이유는 백금막이 BST 유전체막을 고온 처리하는 과정에서 발생하는 유전체 전극 표면의 산화현상에 대하여 산화반응을 일으키지 않는 안정된 물질이기 때문이다. 또한, 백금은 전기 전도도가 뛰어난 물질인 동시에, 공정중에 백금막의 표면에서 산화반응을 일으키지 않기 때문에 다른 종류의 도전막, 예컨대 이리듐(Ir), 루테늄(Ru), 폴리실리콘 등과 비교하여 커패시터의 유전체 전극에서 발생하는 누설전류(leakage current)가 작은 특성을 지니고 있다. 그러나, 백금을 이용하여 도전막, 예컨대 커패시터의 상부 및 하부전극을 형성하고자 하는 경우, 건식식각을 이용한 패터닝이 매우 어려운 단점이 있다. 이는 백금이 비반응성 금속이므로 다른 화학물질과 반응하기가 어렵기 때문이다. 그러므로 백금막의 식각은 반응성 이온 식각(RIE: Reactive Ion Etching)에서 화학적인 반응에 의하여 식각이 이루어지기 보다는, 오히려 스퍼터링에 의하여 백금막의 식각이 주로 이루어진다. 왜냐하면, 반응성 이온식각(RIE)에서 통상 사용되는 할로겐 원소와 백금 이온과는 반응성이 매우 낮기 때문이다. 따라서, 이온 스퍼터링을 이용하여 백금막을 식각하는 경우에는, 식각잔류물(etching residue)이 발생하는 문제점과, 이로 인한 백금막의 식각 경사도(etching slope)가 완만해져서 커패시터의 하부전극 및 상부전극이 경사지게 형성되는 문제점이 발생한다. 그리고, 낮은 식각율을 개선하기 위하여 염소(Chlorine)와 불소(Fluorine)계의 식각가스를 사용하고 있다.
종래의 기술로서 염소가스를 식각가스로 사용하여 백금막을 식각하는 방법이 최근 미합중국 특허 제 5515984호(Title: Method for etching Pt Film, Issue date: 1996/May/14)로 샤프사(Sharp Corp)에 의해 출원된 바 있다. 상기 특허는 산소와 염소가스를 백금막의 식각시에 식각가스로 이용하여 식각마스크층(etching resistant film)의 측벽에 형성되는 식각잔류물인 PtCl 및 PtO를 이용하여 백금막을 식각한 후, 식각잔류물을 습식식각으로 제거하는 방법이다.
하지만, 이러한 식각잔류물을 적절한 제거와, 백금막의 식각 경사도를 개선해야 하는 과제는 여전히 남아 있는 상태이다.
본 발명이 이루고자 하는 기술적 과제는 백금막이 형성된 반도체 기판을 특정정온도로 가열하여 백금막의 상부에 있는 티타늄을 포함하는 접착층을 식각마스크로 백금막을 오버에칭(over etching)함으로써 백금막의 측벽에 식각경사도를 개선할 수 있는 반도체 장치의 백금막 식각방법을 제공하는데 있다.
도 1 내지 도 5는 본 발명에 따른 반도체 장치의 백금막 식각 방법을 설명하기 위하여 도시한 단면도들이다.
도 6 내지 도 8은 본 발명에 따라서 백금막을 오버에칭할 때, 식각챔버의 식각온도를 100℃(도6), 130℃(도7), 160℃(도8)로 하였을 때의 반도체 기판의 단면을 촬영한 주사전자현미경(VSEM) 사진이다.
< 도면의 주요부분에 대한 부호의 간단한 설명 ＞
100: 반도체 기판, 102: 제1 절연막,
104: 폴리실리콘 플러그, 106: 장벽층,
108: 백금막, 110: 접착층 마스크 패턴,
112: 마스크 패턴,
상기의 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 장치의 백금막 식각방법은, 하지막(bottom layer)이 형성된 반도체 기판에 장벽층(barrier layer)과, 백금막과 Ti를 포함하는 접착층(Adhesive layer) 및 마스크층을 순차적으로 형성한다. 이어서, 상기 마스크층을 패터닝하여 마스크 패턴을 만들고, 이를 이용하여 하부의 장벽층을 패터닝한다. 이때, 상기 패터닝은 건식식각으로 식각가스를 Ar/Cl2가스를 사용하여 진행한다. 상기 결과물을 120∼300℃의 온도로 플라즈마 식각 설비에서 플라즈마를 켜지 않은 상태로 가열시킨다. 최종적으로 상기 반도체 기판에 형성된 제2 절연층 마스크 패턴과 패터닝된 접착층을 이용하여 백금막을 식각하고, 오버에칭(over etching)을 진행하여 백금막 상부에 마스크 패턴을 제거한다.
본 발명의 바람직한 실시예에 의하면, 상기 마스크층은 한 개 이상의 막을 사용하여 형성할 수도 있고, 적어도 한 개의 산화막을 포함하도록 형성하는 것이 적합하다.
상기 접착층은 Ti, TiN 및 TiSiN중에서 하나의 물질을 사용하여 형성하는 것이 바람직하고, 상기 백금막은 커패시터의 하부전극으로 사용될 수 있다.
또한, 상기 장벽층은 TiN 또는 TiN을 포함하는 물질을 사용하여 형성하는 것이 적합하고, 상기 하지막은 반도체 기판 상에 콘택홀이 형성된 제1 절연막에서 콘택홀 내부는 폴리실리콘 플러그(polysilicon plug)로 매립된 막을 사용하는 것이 적합하다.
바람직하게는, 상기 백금막을 패터닝하는 방법은 자장을 이용한 반응성 이온식각(MERIE: Magnetically Enhanced RIE) 방식을 이용하여 O2/Cl2를 식각가스로 사용하고, 산소와 염소가스의 혼합비율은 산소가스를 50% 이상으로 혼합하여 산소가 많이 포함되도록 하는 것이 적합하다.
또한, 상기 마스크 패턴을 제거하기 위하여 오버에칭을 실시하는 방법은 백금막의 식각종말점까지의 식각시간에 대하여 50∼150%를 추가로 에칭하는 것이 적합하고, 접착층과 장벽층을 Ar/Cl2를 식각가스로 이용하여 패터닝하는 것이 적합하다.
본 발명에 따르면, 백금막이 형성되어 있는 반도체 기판을 일정온도로 가열하여 백금막 상부에 있는 접착층을 식각마스크로 오버에칭을 진행함으로써 백금막 측벽의 식각경사도를 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
당 명세서에서 말하는 접착층은 넓은 의미로 사용되고 있으며, 한 개의 막질만을 한정하는 것이 아니다. 따라서 본 발명은 그 정신 및 필수의 특징사항에서 이탈되지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 도시한 바람직한 실시예에 있어서는 접착층을 Ti으로 구성된 하나의 막질로 형성하였지만, 이를 변형하여 Ti를 포함하는 TiN, TiSiN 등과 같은 물질층으로 대치하거나, Ti막을 포함하는 복합막으로 구성하여도 본 발명이 추구하는 효과를 달성하는 것이 가능하다. 또한, 마스크층은 산화막으로 구성된 한 개의 막질이지만 이를 변형하여 산화막을 포함한 복수개의 막질로 대치하는 것이 가능하다. 따라서, 본 명세서에 기재한 바람직한 실시예는 예시적인 것이며 한정적인 것이 아니다.
도 1 내지 도 5는 본 발명에 따른 반도체 장치의 백금막 식각방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 트랜지스터와 같은 하부구조와 형성된 반도체 기판(100)에 하지막을 형성한다. 여기서, 상기 하지막은 반도체 기판(100)에 제1 절연막, 예컨대 층간절연막(Inter Layer Dielectric, 102)을 적층하고, 패터닝을 진행하여 콘택홀을 형성한 후, 상기 콘택홀 내부를 폴리실리콘 플러그(polysilicon plug, 104)로 매립한 막을 말한다. 이어서, 상기 결과물에 에치백(etch back)이나 화학 기계적 연마(Chemical Mechanical Polishing)와 같은 평탄화 공정(planarization process)을 진행하여 반도체 기판을 평탄화시킨다. 상기 평탄화가 진행된 결과물 전면에 폴리실리콘 플러그(104)와 백금막(108)과의 상호확산(inter diffusion)에 기인한 커패시터의 성능저하를 방지하기 위하여 장벽층(barrier layer, 106)을 형성한다. 여기서, 상기 장벽층(106)은 TiN 및 TiN을 포함하는 물질을 사용하여 300∼700Å의 두께 범위에서 형성한다. 연속해서, 상기 장벽층(106) 위에 스퍼터링(sputtering) 또는 화학 기상 증착(CVD: Chemical Vapor Deposition)과 같은 통상의 방법으로 백금을 증착함으로서 백금막(108)을 형성한다. 이러한 백금막(108)은 반도체 메모리 소자에서 커패시터의 하부전극으로 사용되는 도전막으로서, 본 실시예에서는 두께를 2000Å ±500Å의 범위로 형성한다.
도 2를 참조하면, 상기 백금막(108)이 형성된 결과물 상에 백금막(108)과 마스크층(112)과의 접착력(adhesion)을 증진시키기 위한 접착층(adhesive layer)을 Ti막으로 형성한다. 이러한 접착층은 본 실시예에서는 400∼800Å의 두께로 형성하였다. 이어서, 상기 접착층 위에 마스크층을 산화막을 사용하여 5000 ±1000Å의 두께로 형성한다. 상기 마스크층에 포토레지스트를 도포(coating)하고 통상의 방법으로 사진 및 식각공정을 진행하여 마스크 패턴(112)을 형성한다. 계속해서, 상기 마스크 패턴(112)을 식각마스크로 사용하여 하부의 접착층을 패터닝하여 상기 마스크 패턴(112)과 연속된 접착층 마스크 패턴(110)을 형성한다. 이때, 접착층을 패터닝하는 방법은 건식식각, 예컨대 자장을 이용한 이온성 반응 식각(MERIE) 방식으로 Ar/Cl2를 식각가스로 사용하여 진행한다.
도 3을 참조하면, 상기 마스크 패턴(112)과 접착층 마스크 패턴(110)이 형성된 결과물을 자장을 이용한 이온성 반응 식각 설비에서 플라즈마를 켜지 않은 상태에서 120∼300의 온도범위로 가열시키다. 이어서, Cl2/O2를 식각가스로 사용하고, 상기 마스크 패턴(112)과 접착층 마스크 패턴(110)을 식각마스크로 사용하여 하부의 장벽층(106)이 드러날 때까지 백금막(108)을 식각한다. 이때, 상기 O2가스와 Cl2가스의 비율은 산소가스가 풍부(rich)하게 50% 이상으로 혼합하는 것이 적합하다. 본 발명의 실시예에서는 산소와 염소가스의 혼합비율을 4:1의 비율로 혼합하였다. 그러면, O2가스의 산소 이온이나 레디컬(radical)은 백금막을 스퍼터닝하는 근원(species)이 되면서, 동시에 산화막으로 구성된 마스크 패턴에 대하여 백금막(108)의 식각선택비를 높이고, 접착층 마스크 패턴(110)의 Ti막질을 TiOx 계통의 물질로 변화시킴으로써 백금막을 식각시에 부가적인 식각마스크 패턴의 역할을 하게 된다. 즉, TiOx 막질 자체가 스퍼터링 속도가 낮은 물질인 마스크 역할을 하는가는 분명치 않으나, 산소 이온이나 레티컬(radical) 일부가 산화반응에 쓰이게 되어 전체적으로 마스크의 침식(erosion)의 속도가 늦어지게 된다고 추정된다.
도 4a는 상기 백금막(108)에 도 3과 동일한 식각조건으로 오버에칭(over etching)을 진행하여 식각경사도가 개선된 백금막(108A)을 형성하였을 때의 단면도이다. 이때, 마스크 패턴(112)은 오버에칭이 진행되는 동안에 완전히 침식(erosion)시켜 제거된다. 여기서, 상기 오버에칭을 진행하는 시간은 식각종말점인 장벽층(106)까지 식각되는 시간의 50∼150%를 추가로 에칭시키는 것이 적합하다.
상술한 백금막(108a)의 오버에칭 공정에서, 식각되는 온도는 상기 오버에칭시키는 공정단계와 함께 본 발명의 목적인 백금막의 식각경사도를 개선하는 과제를 달성하는 특징적인 수단이 된다. 현재까지 O2/Cl/Ar를 사용한 식각가스의 화학적 특성(Chemistry)으로는 0.58㎛의 피치와 2000Å의 두께를 갖는 백금막(108)의 식각경사도를 65도 이상 형성하지 못하고 있다. 그 이유는 백금(Pt)이 산소 및 염소와 화학적으로 반응하지 않기 때문이다. 그러나, 본 발명과 같이 산소가 풍부한 식각가스를 사용하여 식각을 진행하면, 백금막 위에 접착층인 Ti층이 TiOx계의 물질로 변환되어 마스크 패턴(112)인 산화막 마스크 패턴과 함께 부가적인 마스크 패턴으로 작용하게 된다. 이때 TiOx계의 접착층 마스크 패턴(110)은 120∼300℃ 범위의 상대적인 고온에서 침식이 거의 진행되지 않는다. 그리고, 상기 침식이 발생되지 않은 접착층 마스크 패턴은 백금막(108a)의 식각경사도를 개선시키는 인자(factor)로 작용하게 된다. 즉, 120도보다 낮은 범위의 온도조건에서 오버에칭을 진행하면, TiOx로 변환된 접착층 마스크 패턴(110a)은 가장자리가 침식된다. 그러나, 오버에칭될 때, 온도조건을 160도 정도의 이상적인 온도조건으로 에칭을 진행하면, 마스크 패턴(112)이 모두 침식되어 제거된 후에도 전혀 접착층 마스크 패턴(110a)의 침식이 이루어지지 않으면서 백금막(108a)의 측벽을 수직에 가까운 식각경사도로 만들게 된다. 실제로 자장을 이용한 반응성 이온 식각 설비(MERIE) 챔버의 온도를 160도로 설정하여 반도체 기판의 표면온도를 140도로 두었을 때, 백금막(108a)의 식각경사도(θ1)가 80도까지 개선되는 것이 관찰되었다. 이에 대한 설명은 나중에 첨부된 주사전자 현미경(SEM: Scanning Electron Microscope) 사진을 참조하여 설명하기로 한다. 위에서, 상기 120∼300℃는 반도체 기판 표면의 온도를 의미하고 자장을 이용한 반응성 이온식각(MERIE) 설비의 챔버온도를 가리키는 것이 아니다.
도 4b는 120도보다 낮은 고온에서 식각을 진행하였을 때의 반도체 기판의 단면을 도시한 단면도이다. 이때에는 마스크 패턴이 침식되어 제거된 후, 접착층 마스크 패턴(110b)의 가장자리에도 침식이 이루어진다. 이러한 접착층 마스크 패턴(110b)의 가장자리의 침식은 접착층 마스크 패턴(110b)의 측벽경사도를 45도까지 경사지게 한다. 따라서, 접착층 마스크 패턴(110b)이 스퍼터링에 의하여 백금막을 식각할 때, 식각경사도를 개선시키는데 역할을 하지 못함을 알 수 있다. 일 예로 챔버온도를 130도로 해서 반도체 기판 표면의 온도를 120도보다 낮게 설정하고 오버에칭을 진행하였을 때, 백금막(108b)의 식각경사도(θ2)는 72도 이하를 나타내는 것이 관찰되었다.
도 5는 상기 마스크 패턴이 오버에칭이 진행되고 난 후에 백금막 (108a)위에 접착층 마스크 패턴과 백금막 하부에 장벽층(106)을 패터닝한 후의 단면도이다. 이때, 식각가스로는 Ar/Cl2가스를 이용한다. 이상으로, 폴리실리콘 플러그와 연결된 하부에 장벽층을 포함하는 백금막의 식각이 완료된다.
도 6 내지 도 8은 본 발명에 따라서 백금막을 오버에칭할 때, 식각챔버의 식각온도를 100℃(도6), 130℃(도7), 160℃(도8)로 하였을 때의 반도체 기판의 단면을 촬영한 주사전자현미경(VSEM) 사진이다.
도 6 내지 도 8을 참조하면, 식각챔버의 온도를 100℃(도6), 130℃(도7), 160℃(도8)로 하였을 때의 백금막 측벽의 식각경사도는 71도, 72도 및 80도를 나타내었다. 이때, 백금막의 두께는 2000Å, 그 상부의 접착층의 두께는 600Å, 최상부에는 산화막으로 이루어진 마스크 패턴의 두께를 5000Å으로 형성하였다. 여기서, 식각챔버의 온도가 100℃(도6) 및 130℃(도7)에서는 백금막 측벽의 식각경사도가 크게 개선되지는 않았으나, 160℃(도7)일 때는 백금막 측벽의 식각경사도가 개선된 양상을 띄었다.
그 원인은 식각챔버의 온도를 100℃(도6)로 오버에칭을 진행하면 산화막으로 구성된 마스크 패턴이 모두 침식되어 제거되고 난 후에, 하부에 있는 TiOx로 변화된 접착층의 가장자리에서도 침식이 계속 발생하여 중앙의 접착층의 두께는 600Å을 나타내지만 접착층의 가장자리는 거의 침식됨으로써 접착층 측벽의 경사도가 45도로 악화되고 하부의 백금막을 식각할 때 식각경사도를 개선시키는데 기여를 하지 못했기 때문이다. 또한, 130℃(도7)로 식각챔버의 온도를 설정하고 오버에칭을 진행하면 백금막 상부에 있는 접착층의 두께는 중앙에는 600Å을 나타내지만, 접착층 가장자리의 두께는 400Å으로 악화된다. 따라서, 접착층의 침식으로 인하여 백금막의 식각경사도를 개선하는데 크게 기여하지 못한 것을 알 수 있다.
그러나, 식각챔버의 온도를 160도로 설정하여 반도체 기판 표면의 온도를 140도가 되게 하면 최상부의 마스크 패턴의 침식이 이루어지고 난 후에도 그 하부에 있는 접착층의 침식이 거의 발생하지 않는다. 즉, 접착층은 가장자리와 가운데에서 모두 600Å의 균일한 두께를 띠게 되고 접착층의 측벽은 비교적 수직에 가까운 측면을 가지게 된다. 따라서, 백금막을 이방성으로 식각할 때에 스퍼터링에 의하여 백금원자가 틔어서 백금막의 식각경사도가 완만하게 형성되는 문제를 막을 수 있다.
한편, 상기 온도조건으로 식각을 진행하였을 때, 식각율은 100℃에서 395Å／min, 130℃에서는 368Å／min 및 160℃에서는 371Å／min을 각각 나타내었다. 만약, 본 발명에서 실현된 백금막의 식각경사도가 개선된 원인이 백금막의 측벽에서 휘발성의 화합물이 새로이 형성되어 백금막 측벽의 식각을 활성화 시켰다면 식각율도 온도가 올라감에 따라 증가되어야 하지만 상기 결과치는 이에 대응( matching)하는 결과를 보이지 않았다. 따라서, 백금막 측벽의 식각율이 개선되는 원인은 백금막에서 발생하는 화학반응에 기인한 것으로는 여겨지지 않는다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 백금막을 식각할 때에 부가적인 식각마스크로 사용되는 접착층이 온도 변화에 따라서 침식되는 정도가 변하는 현상을 이용하여 커패시터의 하부전극 및 상부전극으로 사용되는 백금막의 식각경사도를 개선할 수 있다.

Claims (16)

  1. 하지막이 형성된 반도체 기판에 백금막(Pt layer)을 형성하는 제1 단계;
    상기 백금막의 상부에 접착층(Adhesive layer)을 형성하는 제2 단계;
    상기 접착층의 상부에 마스크층을 형성하는 제3 단계;
    상기 마스크층을 패터닝하여 마스크 패턴을 형성하는 제4 단계;
    상기 마스크 패턴을 이용하여 하부의 접착층을 패터닝하는 제5 단계;
    상기 반도체 기판을 플라즈마 식각 설비에서 가열시키는 제6 단계;
    상기 마스크 패턴과 패터닝된 접착층을 식각마스크로 하고 산소를 포함하는 식각가스를 이용하여 하부의 백금막을 식각하는 제7 단계; 및
    상기 마스크 패턴을 제거하는 제8 단계를 구비하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  2. 제1항에 있어서, 상기 제1 단계에서 백금막을 형성하기 전에 하지막 상에 장벽층(barrier layer)을 먼저 형성하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  3. 제2항에 있어서, 상기 장벽층은 TiN 또는 TiN을 포함하는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  4. 제1항에 있어서, 상기 제1 단계의 백금막은 커패시터(capacitor)의 하부전극(storage node)으로 사용되는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  5. 제1항에 있어서, 상기 제2 단계의 접착층은 Ti, TiN 및 TiSiN을 포함하는 화합물로 이루어진 군(Group)에서 선택된 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  6. 제1항에 있어서, 상기 제3 단계의 마스크층은 한 개 이상의 막으로 형성하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  7. 제6항에 있어서, 상기 한 개 이상의 막은 적어도 한 개의 산화막을 포함하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  8. 제1항에 있어서, 상기 제6 단계의 반도체 기판을 가열시키는 방법은 플라즈마를 켜지 않은 상태에서 가열시키는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  9. 제1항에 있어서, 상기 제6 단계의 반도체 기판을 가열시키는 방법은 반도체 기판이 120∼300℃의 온도 범위가 되도록 가열시키는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  10. 제1항에 있어서, 상기 제7 단계의 백금막을 식각하는 방법은 자장을 이용한 반응성 이온 식각(MERIE) 방식을 사용하여 식각하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  11. 제1항에 있어서, 상기 O2를 포함한 식각가스는 O2/Cl2인 것을 특징으로 하는 반도체 장치의 백금막 식각 방법.
  12. 제11항에 있어서, 상기 O2/Cl2식각가스의 혼합비율은 산소가 50% 이상으로 혼합하여 산소가 염소가스와 비교하여 더 풍부하도록 하는 것을 특징으로 하는 반도체 장치의 백금막 식각 방법.
  13. 제1항에 있어서, 상기 제8 단계의 마스크 패턴을 제거하는 방법은 백금막의 식각종말점까지 식각이 이루어진 후에도 일정시간 동안 식각을 추가로 수행하여 오버에칭(over etching)함으로써 제거하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  14. 제13항에 있어서, 상기 오버에칭은 백금막의 식각종말점까지의 식각시간에 대하여 50∼150%의 범위를 추가로 오버에칭하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
  15. 제1, 2항에 있어서, 상기 제8 단계의 제1 절연막 마스크 패턴을 제거한 후에 접착층과 장벽층을 패터닝하는 단계를 추가하는 것을 특징으로 반도체 장치의 백금막 식각방법.
  16. 제15항에 있어서, 상기 접착층과 장벽층을 패터닝하는 방법은 건식식각을 이용하여 Ar/Cl2가스를 식각가스로 사용하여 패터닝하는 것을 특징으로 하는 반도체 장치의 백금막 식각방법.
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* Cited by examiner, † Cited by third party
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JP2000114245A (ja) * 1998-10-05 2000-04-21 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2003529914A (ja) * 1999-02-17 2003-10-07 アプライド マテリアルズ インコーポレイテッド 高密度ｒａｍキャパシタの電極をパターン化する改良マスキング法及びエッチング配列

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657029A (en) * 1968-12-31 1972-04-18 Texas Instruments Inc Platinum thin-film metallization method
JPH01232729A (ja) * 1988-03-14 1989-09-18 New Japan Radio Co Ltd ドライエッチングによる多層金属層のパターニング法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3657029A (en) * 1968-12-31 1972-04-18 Texas Instruments Inc Platinum thin-film metallization method
JPH01232729A (ja) * 1988-03-14 1989-09-18 New Japan Radio Co Ltd ドライエッチングによる多層金属層のパターニング法

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