KR19990079947A - 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체소자의 커패시터 및 그 제조방법 - Google Patents

Abstract

커패시터 하부전극 식각을 위한 미세패턴을 형성하지 않고도 높은 단차를 갖는 커패시터의 하부전극을 형성함으로써 고집적화된 반도체 소자에 적합한 높은 커패시턴스(Capacitance)를 달성할 수 있는 반도체 소자의 커패시터 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 기판과, 상기 반도체 기판 위에 구성된 층간절연막과, 상기 층간절연막의 소정부위에 형성된 콘택홀(Contact hole)과, 상기 콘택홀 내부를 매립하는 플러그층(Plug layer)과, 상기 플러그층 위와 연결되어 가운데는 절연막이면서 상기 절연막의 외부를 하부전극용 도전층이 감싸는 구조를 갖는 하부전극을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 및 그 제조방법을 제공한다.

Description

도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 및 그 제조방법

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 커패시터 및 그 제조방법에 관한 것이다.

반도체 소자가 고집적화되면서 메모리 셀(Memory cell) 면적은 빠른 속도로 감소하지만, 신뢰성있는 소자 동작을 위해서 메모리 셀당 요구되는 커패시턴스(Capacitance)는 30fF/cell로 매우 높다. 작아진 메모리 셀 면적에서 요구되는 커패시턴스를 맞추기 위해서 커패시터(Capacitor)의 모양을 3차원적, 즉 입체적인 모양으로 형성하려는 노력과, 고유전 물질을 커패시터의 유전체막으로 사용하여 단순한 구조에서도 충분한 커패시턴스(Capacitance)를 확보하려는 2가지 노력이 동시에 진행되고 있다. 이러한 2가지 노력 중에서 후자의 경우, 커패시터의 유전체막으로 1000 이상의 유전상수를 갖는 BaSrTiO₃(이하 'BST'라 칭함)와 같은 물질을 응용하려는 시도가 이루어지고 있다. 그러나, BST를 커패시터의 유전체막으로 사용할 경우, 기존에 사용되던 폴리실리콘 전극(Polysilicon Electrode)은 더 이상 사용할 수 없다. 그것은 BST막의 증착도중, 혹은 증착후에 진행되는 열처리 공정(Annealing Process)에서 BST와 폴리실리콘으로 구성된 커패시터 하부전극(Electrode) 사이에 유전율을 떨어뜨리는 저유전 물질이 형성되어 커패시터의 전체적인 유전율을 크게 떨어뜨리기 때문이다. 따라서, BST를 유전체막으로 사용하는 경우에는 산화(Oxidation)에 내성이 있는 물질, 예를 들면 Pt, Ir, Ru 등의 물질을 전극으로 사용해야 한다.

그러나, 상술한 산화에 대하여 내성을 갖는 물질 중에서 Ru은 미세 패턴 형성이 용이한 장점을 갖고 있으나, BST를 유전체막으로 적용하였을 때에는 누설전류(Leakage Current)가 매우 크다는 것과, 쉽게 산화가 발생하여 표면에 RuO₂와 같은 산화물을 형성하는 단점 때문에 실공정에 응용은 어려운 형편이다. 반면에 Pt은 전기적 특성면에서 상기 산화에 대한 내성을 갖는 물질중에서 가장 우수한 특성을 보여주고 있으며, 내산화성이 우수하여 후속 공정에서 고온 열처리(Annealing)를 진행할 수 있다는 장점을 갖고 있다. 그러나, 백금(Pt)을 커패시터의 전극으로 사용하면 식각 후에 식각잔류물이 발생하여 미세패턴(fine pattern) 형성이 매우 어렵다는 단점이 있다. 이러한 식각 잔류물(Etching Residue)은 제거가 용이하지 않으며, 백금막을 식각시에 백금막 패턴의 경사도(slope) 향상을 어렵게 하는 장애물로 작용한다.

본 발명이 이루고자 하는 기술적 과제는 상술한 백금막 식각을 위한 미세패턴을 형성하지 않고도 높은 단차를 갖는 커패시터의 전극을 형성함으로써 고집적화된 반도체 소자가 요구하는 높은 커패시턴스(Capacitance)를 달성할 수 있는 반도체 소자의 커패시터를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 커패시터를 구현할 수 있는 반도체 소자의 커패시터 제조방법을 제공하는데 있다.

도 1 내지 도 6은 본 발명의 제1 실시예에 의한 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.

도 7 내지 도 12는 본 발명의 제2 실시예에 의한 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.

도 13 내지 도 18은 본 발명의 제3 실시예에 의한 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.

* 도면의 주요부분에 대한 부호의 설명 *

100: 반도체 기판, 102: 절연막,

104: 플러그층, 106: 제1 도전층,

108: 하부전극용 절연막, 110: 제1 하부전극층,

112: 마스크층, 116: 측벽 하부전극층,

118: 유전체막, 120: 상부전극층.

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판과, 상기 반도체 기판 위에 구성된 층간절연막과, 상기 층간절연막의 소정부위에 형성된 콘택홀(Contact hole)과, 상기 콘택홀 내부를 매립하는 플러그층(Plug layer)과, 상기 플러그층 위와 연결되어 가운데는 절연막이면서 상기 절연막의 외부를 하부전극용 도전층이 감싸는 구조를 갖는 하부전극을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터를 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 절연막의 외부를 감싸는 도전층은 한종류 또는 한종류 이상의 도전물질로서 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 포함하는 것이 적합하다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제1 실시예를 통하여, 절연막이 형성된 반도체 기판에 콘택홀을 형성하고, 상기 콘택홀을 채우는 플러그층(plug layer)을 형성하는 제1 단계와, 상기 결과물의 전면에 제1 도전층, 하부전극용 절연막, 제1 하부전극층 및 마스크층을 순차적으로 적층하는 제2 단계와, 상기 마스크층, 제1 하부전극층 및 하부전극용 절연막에 사진 및 식각공정을 진행하여 마스크 패턴, 제1 하부전극 패턴 및 하부전극용 절연막 패턴을 형성하는 제3 단계와, 상기 제1 하부전극 패턴 및 제1 하부전극용 절연막 패턴의 측벽에 측벽 하부전극 패턴을 형성하는 제4 단계와, 상기 마스크 패턴 및 상기 측벽 하부전극 패턴 외곽에 있는 제1 도전층을 제거하는 제5 단계와, 상기 결과물에 유전체막 및 상부전극층을 순차적으로 적층하는 제6 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 제1 단계의 콘택홀을 채우는 플러그층을 형성하는 방법은, 상기 콘택홀이 형성된 결과물에 플러그층 형성을 위한 물질층을 침적하고, 상기 물질층을 화학기계적 연마(CMP) 또는 에치백(etchback)으로 제거하여 콘택홀 내부에만 한정시키는 것이 적합하다. 또한, 상기 플러그층 형성을 위한 물질층은 폴리실리콘을 사용하는 것이 바람직하다.

바람직하게는, 상기 제2 단계의 제1 도전층은 하부의 물질과 반응을 방지할 수 있는 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나를 사용하고, 상기 하부전극용 절연막은 실리콘을 포함하는 산화막, 실리콘을 포함하는 질화막, Al₂O₃및 TiO₂중에서 선택된 하나를 사용하고, 상기 제1 하부전극층은 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하고, 상기 마스크층은 Ti, TiN, TiO₂, TiSiN 및 TiAlN으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하는 것이 적합하다.

또한 본 발명의 바람직한 실시예에 따르면, 상기 제3 단계의 마스크 패턴, 제1 하부전극 패턴 및 하부전극용 절연막 패턴을 형성하는 방법은, 상기 마스크층 상부에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 마스크 패턴을 식각하고, 상기 포토레지스트 패턴을 제거하고, 상기 마스크 패턴을 식각마스크로 이용하여 하부의 제1 하부전극 패턴 및 하부전극용 절연막 패턴을 형성하는 것이 적합하고, 상기 제4 단계의 측벽 하부전극 패턴을 형성하는 방법은, 상기 마스크 패턴, 제1 하부전극 패턴 및 하부전극용 절연막 패턴이 형성된 반도체 기판의 전면(全面)에 제2 하부전극층을 적층하고, 상기 제2 하부전극층에 이방성 식각을 진행하여 형성하는 것이 적합하다.

이때, 상기 제1 하부전극 패턴 및 측벽 하부전극 패턴을 형성하는 방법은,

산소 및 할로겐(Halogen) 원자를 포함하는 기체를 식각가스로 건식식각을 진행하여 형성하는 것이 적합하다.

그리고, 상기 제2 하부전극층을 적층하는 방법은, Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 스퍼터링 또는 MOCVD법으로 적층하는 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제2 실시예를 통하여, 상기 제1 실시예의 제3 단계에서 하부전극용 절연막 패턴을 패터닝한 후에 제1 도전층까지 패터닝(patterning)을 진행하여 제1 도전층 패턴을 형성하고 제1 실시예와 동일하게 후속공정을 진행하는 반도체 소자의 커패시터 제조방법을 제공한다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명은 제3 실시예를 통하여, 절연막이 형성된 반도체 기판에 콘택홀을 형성하고, 상기 콘택홀을 채우는 플러그층(plug layer)을 형성하는 제1 단계와, 상기 결과물의 전면에 제1 하부전극층, 하부전극용 절연막, 제2 하부전극층 및 마스크층을 순차적으로 적층하는 제2 단계와, 상기 마스크층, 제2 하부전극층, 하부전극용 절연막 및 제1 하부전극층에 사진 및 식각공정을 진행하여 마스크 패턴, 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴을 형성하는 제3 단계와, 상기 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴의 측벽에 측벽 하부전극 패턴을 형성하는 제4 단계와, 상기 마스크 패턴을 제거하는 제5 단계와, 상기 결과물에 유전체막 및 상부전극층을 순차적으로 적층하는 제6 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법을 제공한다.

본 발명의 바람직한 실시예에 의하면, 상기 플러그층(plug layer)을 형성하는 방법은, 플러그층 형성을 위한 물질층을 상기 콘택홀이 형성된 반도체 기판에 적층하고, 상기 플러그용 물질층이 상기 콘택홀을 다 채우지 않고 리세스(Recess)되도록 에치백을 진행하고, 상기 에치백이 진행된 반도체 기판에 제1 도전층을 적층하고, 상기 제1 도전층이 적층된 반도체 기판에 에치백 또는 화학기계적 연마(CMP)를 진행하여 상기 제1 도전층이 상기 콘택홀을 완전히 채우도록 하는 것이 적합하다. 여기서, 상기 플러그층 형성을 위한 물질층은 폴리실리콘을 사용하는 것이 적합하고, 상기 제1 도전층은 하부의 물질과 반응을 방지할 수 있는 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나를 사용하는 것이 적합하다.

바람직하게는, 상기 제2 단계의 제1 하부전극층 및 제2 하부전극층은 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하고, 상기 제2 단계의 하부전극용 절연막은 실리콘을 포함하는 산화막, 실리콘을 포함하는 질화막, Al₂O₃및 TiO₂중에서 선택된 하나를 사용하고, 상기 제2 단계의 마스크층은 Ti, TiN, TiO₂, TiSiN 및 TiAlN 으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하는 것이 적합하다.

또한, 본 발명의 바람직한 실시예에 의하면, 상기 마스크 패턴, 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴을 형성하는 방법은, 상기 마스크층 위에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 마스크 패턴을 식각하고, 상기 포토레지스트 패턴을 제거하고, 상기 마스크 패턴을 식각마스크로 이용하여 하부의 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴을 형성하는 것이 적합하고, 상기 제4 단계의 측벽 하부전극 패턴을 형성하는 방법은, 상기 마스크 패턴, 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴이 형성된 반도체 기판의 전면(全面)에 제3 하부전극층을 적층하고, 상기 제3 하부전극층에 이방성 식각을 진행하여 형성하는 것이 적합하다.

여기서, 상기 제1 하부전극 패턴, 제2 하부전극 패턴 및 측벽 하부전극 패턴을 형성하는 방법은, 산소 및 할로겐(Halogen) 원자를 포함하는 기체를 식각가스로 건식식각을 진행하여 형성하는 것이 적합하다.

그리고, 상기 제3 하부전극층을 적층하는 방법은, Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 스퍼터링 또는 MOCVD법으로 적층하는 것이 바람직하다.

본 발명에 따르면, 백금막과 같은 내산화성 도전물질을 커패시터의 하부전극으로 사용한 반도체 소자의 제조공정에서, ① 백금막을 식각하기 위한 미세패턴 형성공정을 생략할 수 있으며, ② 동시에 높은 단차를 갖는 커패시터 하부전극을 하부전극용 도전막이 절연막을 감싸는 형태로 구성함으로써 고집적화된 반도체 소자에 요구되는 높은 커패시턴스의 확보가 가능하다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

제1 실시예

도 1 내지 도 6은 본 발명의 제1 실시예에 의한 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.

도 1을 참조하면, 트랜지스터(Transistor)나 비트라인(Bit line)과 같은 하부구조가 형성된 반도체 기판(100)에 층간절연막(ILD: Inter Layer Dielectric)의 역할을 수행하는 절연막(102)을 침적하고, 사진 및 식각공정을 진행하여 매몰 콘택홀(Buried contact hole)을 형성한다. 이어서, 플러그층(Plug layer, 104) 형성을 위한 물질층, 예컨대 폴리실리콘층(Polysilicon layer)을 충분한 두께로 침적(deposition)하고 화학기계적 연마(CMP: Chemical Mechanical Polishing) 또는 에치백(etchback) 공정을 사용하여 상기 플러그층(104) 형성을 위한 물질층이 상기 매몰 콘택홀 내부에만 채워지도록 한다.

도 2를 참조하면, 상기 폴리실리콘으로 구성된 플러그층(104)과, 후속공정에서 형성되는 하부전극층과의 반응을 방지하기 위해서 장벽층(Barrier Metal Layer)으로 제1 도전층(106)을 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나의 물질을 사용하여 형성한다. 이러한 제1 도전층(106)의 두께는 50∼2000Å이 적당하다. 이어서 상기 제1 도전층(106) 위에 하부전극용 절연막(108)을 실리콘을 포함하는 산화막(SiO₂), 실리콘을 포함하는 질화막(SiN), Al₂O₃및 TiO₂중에서 선택된 하나를 사용하여 형성한다. 상기 하부전극용 절연막(108)은 건식식각(dry etching)이 비교적 용이한 막질로서 두께가 500∼10000Å의 범위에서 조정하여 하부전극의 단차를 조절할 수 있다. 계속해서 상기 하부전극용 절연막(108) 위에 제1 하부전극층(110)을 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하여 50∼1000Å의 두께로 형성한다. 마지막으로 상기 제1 하부전극층(110)이 후속공정에서 에칭되는 것을 방지하는 역할을 수행하는 마스크층(mask pattern, 112)을 제1 하부전극층(110) 위에 Ti, TiN, TiO₂, TiSiN 및 TiAlN 으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하여 50∼2000Å의 두께로 형성한다. 이러한 마스크층(112)은 상기 제1 하부전극층(110)에 비해 식각선택비(etching selectivity)가 있는 물질이기 때문에 식각공정에서 제1 하부전극층(110)이 식각되는 것을 방지한다.

도 3을 참조하면, 상기 마스크층(112)이 적층된 반도체 기판의 전면(全面)에 포토레지스트막을 코팅(Coating)하고 노광 및 현상공정(exposure and development process)을 진행하여 하부에 있는 마스크층(112)을 패터닝하기 위한 포토레지스트 패턴(도시안됨)을 형성한다. 이어서 상기 포토레지스트 패턴을 이용하여 하부의 마스크층(112)을 식각하여 마스크 패턴(112')을 형성한다. 상기 마스크 패턴(112')을 식각한 후에 에싱(Ashing) 공정을 통하여 상기 식각공정에서 사용되었던 포토레지스트 패턴을 제거한다. 상기 마스크 패턴(112')을 식각마스크로 하부의 제1 하부전극층을 식각하여 제1 하부전극 패턴(110')을 형성한다. 이때, 식각방식은 산소(O₂)가 50%이상이고 염소(Cl)나 브롬화수소(HBr)와 같은 할로겐(Halogen) 가스가 포함된 가스를 식각가스로 이용한다. 계속해서, 상기 마스크 패턴(112')을 식각마스크로 하부전극용 절연막(108)을 건식식각 방식으로 식각하여 하부전극용 절연막 패턴(108')을 형성하는데, 이때는 상기 마스크 패턴(112')과 식각선택비를 갖는 불소(Fluorine) 계열의 식각가스를 사용하는 것이 바람직하다.

도 4를 참조하면, 상기 하부전극용 절연막 패턴(108')이 형성된 반도체 기판의 전면(全面)에 제2 하부전극층(도시안됨)을 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용해서 적층한다. 이러한 제2 하부전극층의 적층은 단차도포성(step coverage)이 떨어지는 스퍼터링 방식이나 MOCVD(Metal Organic Chemical Vapor Deposition)법으로 적층한다. 이러한 제2 하부전극층은 100∼2000Å의 두께 범위로 형성하는 것이 적합하다. 이어서, 산소(O₂)가 50%이상이고 염소(Cl)나 브롬화수소(HBr)와 같은 할로겐(Halogen) 가스가 포함된 식각가스를 사용하여 상기 제2 하부전극층을 이방성으로 에치백(etchback) 한다. 이러한 에치백(etchback)공정의 결과물로, 상기 제1 하부전극 패턴(110') 및 하부전극용 절연막 패턴(108')의 측벽에 스페이서(spacer) 형태로 구성된 측벽 하부전극 패턴(116)이 형성된다. 상기 측벽 하부전극 패턴(116) 형성을 위한 에치백 공정에서 마스크 패턴(112')은 제2 하부전극층과 식각선택비(etching selectivity)의 차이로 인하여 제1 하부전극 패턴(110')이 식각되는 것을 효과적으로 방지한다.

도 5를 참조하면, 상술한 도4의 결과물에 전면 에치백(etchback) 공정을 진행하여 마스크 패턴(112')과, 측벽 하부전극 패턴(116) 외곽에 있는 제1 도전층(106)을 제거하여 하부전극(114)을 형성한다. 이때 마스크 패턴(112') 및 제1 도전층(106)과, 제1 하부전극 패턴(110')과 식각선택비가 있는 식각가스를 사용하여 제1 하부전극 패턴(110')이 식각되지 않도록 한다. 또는 식각이 되는 두께를 고려하여 제1 하부전극 패턴(110')의 두께를 50∼1000Å의 범위에서 충분히 두껍게 형성할 수도 있다. 따라서, 백금막을 식각하기 위한 미세패턴을 형성하지 않고도, 높은 단차를 갖는 커패시터 하부전극을 형성함으로써 고집적화된 반도체 소자에 적합한 커패시턴스 값을 달성할 수 있는 커패시터 하부전극(114)을 형성하였다.

도 6을 참조하면, 상기 도 5의 결과물 위에 BST, PbZrTiO₃(이하 'PZT'라 칭함)와 같이 고유전율을 갖는 물질을 적층하여 유전체막(118)을 형성한다. 이어서, 상기 유전체막(118) 위에 커패시터 상부전극(120)을 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 스퍼터링 및 MOCVD법을 이용하여 적층함으로써 본 발명의 제1 실시예에 의한 반도체 소자의 커패시터 형성공정을 완료한다.

제2 실시예

도 7 내지 도 12는 본 발명의 제2 실시예에 의한 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.

도 7 내지 도 12를 참조하면, 본 발명의 제2 실시예에 의한 반도체 소자의 커패시터 제조방법은, 도 9에서 하부전극용 절연막 패턴(208')에 이어서 제1 도전층(도8의 206)도 함께 패터닝 하여 제1 도전층 패턴(206')을 형성하는 것을 제외하고는 상술한 제1 실시예와 동일하게 진행하기 때문에 중복을 피하여 설명을 생략한다. 여기서, 구성부재중 참조부호는 이해를 용이하게 하기 위해 상술한 제1 실시예와 서로 대칭이 되도록 구성하였다.

따라서, 제1 도전층 패턴(206')이 커패시터 하부전극(114) 외부로 노출되지 않는 본 발명의 제2 실시예에 의한 반도체 소자의 커패시터 제조방법은 하부전극(214)을 형성한 후에 고유전율을 갖는 유전체막(도12의 218)을 형성할 때, 제1 도전층 패턴(206')과 유전체막(218)의 표면에서 발생할 수 있는 계면 반응을 방지하여 커패시터의 전기적 특성을 향상시키는데 도움을 줄 수 있다.

제3 실시예

도 13 내지 도 18은 본 발명의 제3 실시예에 의한 도전층이 절연막의 외부를 감싸는 형태의 하부전극을 갖는 반도체 소자의 커패시터 제조방법을 설명하기 위해 도시한 단면도들이다.

본 발명의 제3 실시예에 의한 반도체 소자의 커패시터 제조방법은, 상술한 제1 실시예를 변형시킨 방법으로, 장벽층(Barrier Metal Layer)의 역할을 수행하는 제1 도전층(도1의 306)을 층간절연막(ILD)의 역할을 수행하는 절연막(도1의 302)에 형성된 매몰 콘택홀(Buried Contact hole) 내부에 구성하고, 하부전극용 절연막 패턴(308')의 상하부에 제1 하부전극 패턴(307') 및 제2 하부전극 패턴(310')을 형성하고, 연속해서 스페이서(spacer) 형태의 측벽 하부전극 패턴을 형성하여 도전층이 하부전극용 절연막 패턴(308')의 외부를 감싸도록 형성한 것이다.

도 13을 참조하면 트랜지스터와 같은 하부구조가 형성된 반도체 기판(300) 위에 층간절연막(ILD)의 역할을 수행하는 절연막(302)을 증착하고 사진 및 식각공정을 진행하여 매몰 콘택홀(Buried Contact hole)을 형성한다. 이어서, 상기 매몰 콘택홀이 형성된 결과물의 전면(全面)에 플러그층(plug layer, 304) 형성을 위한 물질층, 예컨대 폴리실리콘층을 일정두께로 적층한다. 그리고 에치백(etchback) 공정을 진행하여 상기 플러그층(plug layer) 형성을 위한 물질층(304)이 매몰 콘택홀을 모두 채우지 않고 리세스(Recess)되도록 한다. 계속해서, 상기 리세스(recess)된 플러그층 형성을 위한 물질층(304)이 형성된 반도체 기판의 전면에 다시 후속공정에서 형성될 하부전극용 도전물질과 반응을 억제할 수 있는 장벽층(burried metal layer)의 기능을 수행하는 제1 도전층(306)을 적층한다. 마지막으로 상기 제1 도전층(306)에 화학기계적 연마(CMP) 또는 에치백 공정을 진행하여 상기 제1 도전층(306)이 매몰 콘택홀을 완전히 채우도록 플러그층(plug layer)을 형성한다. 이러한 제1 도전층(306)은 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나를 사용하여 50∼2000Å의 두께로 형성하는 것이 적합하다.

도 14를 참조하면, 상기 플러그층 형성을 위한 물질층(304)과 제1 도전층(306)으로 플러그층이 형성된 반도체 기판 전면(全面)에 제1 하부전극층(307), 하부전극용 절연막(308), 제2 하부전극층(310) 및 마스크층(312)을 순차적으로 적층한다. 이때, 상기 제1 하부전극층(307) 및 제2 하부전극층(310)은 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하여 50∼2000Å의 두께로 형성하고, 상기 하부전극용 절연막(308)은 건식식각이 비교적 용이한 특성을 지닌 실리콘을 포함하는 산화막, 실리콘을 포함하는 질화막, Al₂O₃및 TiO₂중에서 선택된 하나를 사용하여 500∼10000Å의 두께로 형성한다. 그리고, 마스크층(312)은 Ti, TiN, TiO₂, TiSiN 및 TiAlN 으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하여 50∼2000Å의 두께로 형성한다.

도 15를 참조하면, 상기 마스크층(312) 상부에 포토레지스트막을 코팅(coating)하고 노광 및 현상공정을 진행하여 하부의 마스크층(312)을 식각하기 위한 포토레지스트 패턴(도시안됨)을 형성한다. 이어서, 상기 포토레지스트 패턴을 이용하여 마스크층(312)을 식각하여 마스크 패턴(312')을 형성한 후, 에싱공정을 진행하여 포토레지스트 패턴을 제거한다. 그리고 상기 마스크 패턴(312')을 식각마스크(etching mask)로 이용하여 하부의 제2 하부전극층, 하부전극용 절연막, 제1 하부전극층을 순차적으로 식각하여 제2 하부전극 패턴(310'), 하부전극용 절연막 패턴(308'), 제1 하부전극 패턴(307')을 각각 형성한다. 이때, 식각은 건식식각을 이용하고 식각가스로는 제1 실시예와 동일한 식각가스를 사용한다.

도 16을 참고하면, 상기 건식식각이 끝난 결과물에 제3 하부전극층, 예컨대 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나의 물질을 스퍼터링 또는 MOCVD법으로 적층한다. 이어서 에치백 공정을 통하여 상기 제3 하부전극층을 이방성으로 식각하여 제2 하부전극 패턴(310'), 하부전극용 절연막 패턴(308') 및 제1 하부전극 패턴(307')의 측벽에 스페이서(spacer) 형태의 측벽 하부전극 패턴(316)을 형성한다.

도 17을 참조하면, 상기 측벽 하부전극 패턴(316)이 형성된 반도체 기판에 전면 에치백 공정을 진행하여 마스크 패턴(312')을 제거한다. 이때, 가급적 마스크 패턴(312') 아래의 제2 하부전극 패턴(310')이 식각되지 않도록 식각을 진행하는 것이 적절하다. 또는 제2 하부전극 패턴(310')이 일정하게 식각되는 두께를 고려해서 제2 하부전극 패턴(310')의 두께를 충분히 두껍게 형성하는 것도 하나의 방법이 될 수 있다.

도 18을 참조하면, 상기 도 17의 결과물 위에 BST, PZT와 같이 고유전율을 갖는 물질을 적층하여 유전체막(318)을 형성한다. 이어서, 상기 유전체막(318) 위에 커패시터 상부전극(320)을 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하여 스퍼터링 및 MOCVD법을 이용하여 적층함으로써 본 발명의 제3 실시예에 의한 반도체 소자의 커패시터 형성공정을 완료한다.

이상으로 본 발명에 의한 반도체 소자의 커패시터 제조방법에 대한 설명을 마치고 도 5, 도 11 및 도 17을 참조하여 본 발명에 따른 반도체 소자의 커패시터의 구조적 특징을 설명한다.

도 5, 도 11 및 도 17을 참조하면, 본 발명에 의한 반도체 소자의 커패시터는, 반도체 기판(100, 200, 300)과, 상기 반도체 기판 위에 구성된 층간절연막(102, 202, 302)과, 상기 층간절연막의 소정부위에 형성된 매몰 콘택홀(buried Contact hole)과, 상기 콘택홀 내부를 매립하는 플러그층(도5의 104, 도11의 204, 도17의 304 및 306)과, 상기 플러그층 위와 연결되어 가운데는 절연막(도5의 108', 도11의 208', 도17의 308')이면서 상기 절연막의 외부를 하부전극용 도전층이 감싸는 형태의 하부전극(114, 214, 314)을 포함하여 구성된다.

여기서 상기 하부전극용 도전층은 도 5 및 도 11에서는 제1 도전층 패턴(106'), 제1 하부전극 패턴(110') 및 측벽 하부전극 패턴(116)을 나타낸다. 그리고 도 17에서는 제1 하부전극 패턴(307'), 제2 하부전극 패턴(310') 및 측벽 하부전극 패턴(316)을 각각 의미한다. 이러한 하부전극용 도전층은 한종류 또는 한종류 이상의 도전물질로서 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 적어도 포함하는 것이 적합하다

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.

따라서, 상술한 본 발명에 따르면, 백금막과 같은 내산화성 도전물질을 커패시터의 하부전극으로 사용한 반도체 소자의 제조공정에서, ① 백금막을 식각하기 위한 미세패턴 형성공정을 생략할 수 있으며, ② 동시에 높은 단차를 갖는 커패시터 하부전극을 하부전극용 도전층이 절연막을 감싸는 형태로 구성함으로써 고집적화된 반도체 소자에 요구되는 높은 커패시턴스의 확보가 가능하다.

Claims (36)

1. 절연막이 형성된 반도체 기판에 콘택홀을 형성하고, 상기 콘택홀을 채우는 플러그층(plug layer)을 형성하는 제1 단계;

   상기 결과물의 전면에 제1 도전층, 하부전극용 절연막, 제1 하부전극층 및 마스크층을 순차적으로 적층하는 제2 단계;

   상기 마스크층, 제1 하부전극층 및 하부전극용 절연막에 사진 및 식각공정을 진행하여 마스크 패턴, 제1 하부전극 패턴 및 하부전극용 절연막 패턴을 형성하는 제3 단계;

   상기 제1 하부전극 패턴 및 제1 하부전극용 절연막 패턴의 측벽에 측벽 하부전극 패턴을 형성하는 제4 단계;

   상기 마스크 패턴 및 상기 측벽 하부전극 패턴 외곽에 있는 제1 도전층을 제거하는 제5 단계;

   상기 결과물에 유전체막 및 상부전극층을 순차적으로 적층하는 제6 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
2. 제 1항에 있어서,

   상기 제1 단계의 콘택홀을 채우는 플러그층을 형성하는 방법은,

   상기 콘택홀이 형성이 결과물에 플러그층 형성을 위한 물질층을 침적하고,

   상기 물질층을 화학기계적 연마(CMP) 또는 에치백(etchback)으로 제거하여 콘택홀 내부에만 한정시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
3. 제 2항에 있어서,

   상기 플러그층 형성을 위한 물질층은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
4. 제 1항에 있어서,

   상기 제2 단계의 제1 도전층은 하부의 물질과 반응을 방지할 수 있는 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
5. 제 1항에 있어서,

   상기 제2 단계의 하부전극용 절연막은 실리콘을 포함하는 산화막, 실리콘을 포함하는 질화막, Al₂O₃및 TiO₂중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
6. 제 1항에 있어서,

   상기 제2 단계의 제1 하부전극층은 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
7. 제 1항에 있어서,

   상기 제2 단계의 마스크층은 Ti, TiN, TiO₂, TiSiN 및 TiAlN 으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
8. 제 1항에 있어서,

   상기 제3 단계의 마스크 패턴, 제1 하부전극 패턴 및 하부전극용 절연막 패턴을 형성하는 방법은,

   상기 마스크층 상부에 포토레지스트 패턴을 형성하고,

   상기 포토레지스트 패턴을 이용하여 마스크 패턴을 식각하고,

   상기 포토레지스트 패턴을 제거하고,

   상기 마스크 패턴을 식각마스크로 이용하여 하부의 제1 하부전극 패턴 및 하부전극용 절연막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
9. 제 1항에 있어서,

   상기 제4 단계의 측벽 하부전극 패턴을 형성하는 방법은,

   상기 마스크 패턴, 제1 하부전극 패턴 및 하부전극용 절연막 패턴이 형성된 반도체 기판의 전면(全面)에 제2 하부전극층을 적층하고,

   상기 제2 하부전극층에 이방성 식각을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
10. 제 9항에 있어서,

    상기 제2 하부전극층을 적층하는 방법은,

    Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를,

    스퍼터링 또는 MOCVD법으로 적층하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
11. 제 8항 또는 제9항에 있어서,

    상기 제1 하부전극 패턴 및 측벽 하부전극 패턴을 형성하는 방법은,

    산소 및 할로겐(Halogen) 원자를 포함하는 기체를 식각가스로 건식식각을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
12. 절연막이 형성된 반도체 기판에 콘택홀을 형성하고, 상기 콘택홀을 채우는 플러그층(plug layer)을 형성하는 제1 단계;

    상기 결과물의 전면에 제1 도전층, 하부전극용 절연막, 제1 하부전극층 및 마스크층을 순차적으로 적층하는 제2 단계;

    상기 마스크층, 제1 하부전극층, 하부전극용 절연막 및 제1 도전층에 사진 및 식각공정을 진행하여 마스크 패턴, 제1 하부전극 패턴 하부전극용 절연막 패턴 및 제1 도전층 패턴을 형성하는 제3 단계;

    상기 제1 하부전극 패턴, 제1 하부전극용 절연막 패턴 및 제1 도전층 패턴의 측벽에 측벽 하부전극 패턴을 형성하는 제4 단계;

    상기 마스크 패턴을 제거하는 제5 단계;

    상기 결과물에 유전체막 및 상부전극층을 순차적으로 적층하는 제6 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
13. 제 12항에 있어서,

    상기 제1 단계의 콘택홀을 채우는 플러그층을 형성하는 방법은,

    상기 콘택홀이 형성된 결과물에 플러그층 형성을 위한 물질층을 침적하고,

    상기 물질층을 화학기계적 연마(CMP) 또는 에치백(etchback)으로 제거하여 콘택홀 내부에만 한정시키는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
14. 제 13항에 있어서,

    상기 플러그층 형성을 위한 물질층은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
15. 제 12항에 있어서,

    상기 제2 단계의 제1 도전층은 하부의 물질과 반응을 방지할 수 있는 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
16. 제 12항에 있어서,

    상기 제2 단계의 하부전극용 절연막은 실리콘을 포함하는 산화막, 실리콘을 포함하는 질화막, Al₂O₃및 TiO₂중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
17. 제 12항에 있어서,

    상기 제2 단계의 제1 하부전극층은 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
18. 제 12항에 있어서,

    상기 제2 단계의 마스크층은 Ti, TiN, TiO₂, TiSiN 및 TiAlN 으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
19. 제 12항에 있어서,

    상기 제3 단계의 마스크 패턴, 제1 하부전극 패턴 하부전극용, 절연막 패턴 및 제1 도전층 패턴을 형성하는 방법은,

    상기 마스크층 상부에 포토레지스트 패턴을 형성하고,

    상기 포토레지스트 패턴을 이용하여 마스크 패턴을 식각하고,

    상기 포토레지스트 패턴을 제거하고,

    상기 마스크 패턴을 식각마스크로 이용하여 하부의 제1 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 도전층 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
20. 제 12항에 있어서,

    상기 제4 단계의 측벽 하부전극 패턴을 형성하는 방법은,

    상기 마스크 패턴, 제1 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 도전층 패턴이 형성된 반도체 기판의 전면(全面)에 제2 하부전극층을 적층하고,

    상기 제2 하부전극층에 이방성 식각을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
21. 제 20항에 있어서,

    상기 제2 하부전극층을 적층하는 방법은,

    Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를,

    스퍼터링 또는 MOCVD법으로 적층하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
22. 제 19항 또는 제 20항에 있어서,

    상기 제1 하부전극 패턴 및 측벽 하부전극 패턴을 형성하는 방법은,

    산소 및 할로겐(Halogen) 원자를 포함하는 기체를 식각가스로 건식식각을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
23. 절연막이 형성된 반도체 기판에 콘택홀을 형성하고, 상기 콘택홀을 채우는 플러그층(plug layer)을 형성하는 제1 단계;

    상기 결과물의 전면에 제1 하부전극층, 하부전극용 절연막, 제2 하부전극층 및 마스크층을 순차적으로 적층하는 제2 단계;

    상기 마스크층, 제2 하부전극층, 하부전극용 절연막 및 제1 하부전극층에 사진 및 식각공정을 진행하여 마스크 패턴, 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴을 형성하는 제3 단계;

    상기 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴의 측벽에 측벽 하부전극 패턴을 형성하는 제4 단계;

    상기 마스크 패턴을 제거하는 제5 단계;

    상기 결과물에 유전체막 및 상부전극층을 순차적으로 적층하는 제6 단계를 구비하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
24. 제 23항에 있어서,

    상기 플러그층(plug layer)을 형성하는 방법은,

    플러그층 형성을 위한 물질층을 상기 콘택홀이 형성된 반도체 기판에 적층하고,

    상기 플러그용 물질층이 상기 콘택홀을 다 채우지 않고 리세스(Recess)되도록 에치백을 진행하고,

    상기 에치백이 진행된 반도체 기판에 제1 도전층을 적층하고,

    상기 제1 도전층이 적층된 반도체 기판에 에치백 또는 화학기계적 연마(CMP)를 진행하여 상기 제1 도전층이 상기 콘택홀을 완전히 채우도록 하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
25. 제 24항에 있어서,

    상기 플러그층 형성을 위한 물질층은 폴리실리콘을 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
26. 제 24항에 있어서,

    상기 제1 도전층은 하부의 물질과 반응을 방지할 수 있는 TiN, TiSiN, TaSiN 및 TaAlN 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
27. 제 23항에 있어서,

    상기 제2 단계의 제1 하부전극층 및 제2 하부전극층은 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
28. 제 23항에 있어서,

    상기 제2 단계의 하부전극용 절연막은 실리콘을 포함하는 산화막, 실리콘을 포함하는 질화막, Al₂O₃및 TiO₂중에서 선택된 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
29. 제 23항에 있어서,

    상기 제2 단계의 마스크층은 Ti, TiN, TiO₂, TiSiN 및 TiAlN 으로 이루어진 Ti를 포함하는 물질군에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
30. 제 23항에 있어서,

    상기 마스크 패턴, 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴을 형성하는 방법은,

    상기 마스크층 위에 포토레지스트 패턴을 형성하고,

    상기 포토레지스트 패턴을 이용하여 마스크 패턴을 식각하고,

    상기 포토레지스트 패턴을 제거하고,

    상기 마스크 패턴을 식각마스크로 이용하여 하부의 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
31. 제 23항에 있어서,

    상기 제4 단계의 측벽 하부전극 패턴을 형성하는 방법은,

    상기 마스크 패턴, 제2 하부전극 패턴, 하부전극용 절연막 패턴 및 제1 하부전극 패턴이 형성된 반도체 기판의 전면(全面)에 제3 하부전극층을 적층하고,

    상기 제3 하부전극층에 이방성 식각을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
32. 제 31항에 있어서,

    상기 제3 하부전극층을 적층하는 방법은,

    Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를,

    스퍼터링 또는 MOCVD법으로 적층하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
33. 제 30항 또는 제31항에 있어서,

    상기 제1 하부전극 패턴, 제2 하부전극 패턴 및 측벽 하부전극 패턴을 형성하는 방법은,

    산소 및 할로겐(Halogen) 원자를 포함하는 기체를 식각가스로 건식식각(dry etch)을 진행하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
34. 반도체 기판;

    상기 반도체 기판 위에 구성된 층간절연막;

    상기 층간절연막의 소정부위에 형성된 콘택홀(Contact hole);

    상기 콘택홀 내부를 매립하는 플러그층(Plug layer); 및

    상기 플러그층 위와 연결되어 가운데는 절연막이면서 상기 절연막의 외부를 하부전극용 도전층이 감싸는 구조를 갖는 하부전극을 구비하는 것을 특징으로 하는 반도체 소자의 커패시터.
35. 제 34항에 있어서,

    상기 절연막의 외부를 감싸는 하부전극용 도전층은 한종류 또는 한종류 이상의 도전물질로 구성된 것을 특징으로 하는 반도체 소자의 커패시터.
36. 제 34항에 있어서,

    상기 하부전극용 도전층은 적어도 Pt, Ir, Ru 및 Ba, Sr, Ru의 산화물질 중에서 선택된 하나를 재질로 하는 것을 특징으로 반도체 소자의 커패시터.