KR100248814B1 - 반도체 장치의 캐패시터 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 제조 분야에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
정전 용량을 증가시키고 단차를 줄일 수 있는 반도체 장치의 캐패시터 형성 방법을 제공한다.
3. 발명의 해결 방법의 요지
실린더형 캐패시터를 제조하기 위한 공정에서 희생산화막 상부에 반사방지막을 형성하고 열처리한 후 희생산화막을 습식식각하여 반사방지막과 희생산화막이 T자형 구조를 이루도록 하고 폴리실리콘막을 화학기상증착법으로 증착하고 반사방지막 및 희생산화막을 제거하여 캐패시터의 전하 저장 전극을 형성한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정에 이용됨.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 장치의 캐패시터 형성 방법에 관한 것이다.
집적회로 제조시 소자가 고집적화되어 가면서 반도체 장치 제조 공정에 여러 가지 문제가 따른다. 그 한 예로서, 메모리 소자의 필수 조건인 전하 저장 전극의 정전용량 증가를 위해 전극의 표면적이 가능한 넓어야 하는데, 소자가 고집적화 되면서 캐패시터 용량을 확보하기가 점점 곤란해지고 있는 실정이다.
전하 저장 전극의 표면적을 증가시키기 위한 종래의 기술은 전하 저장 전극 패턴의 끝 부분에 보조 패턴을 삽입하거나 또는 실린더형, 핀(fin)형으로 전하 저장 전극을 형성하는 것이다.
종래 기술에 따른 실린더형 캐패시터의 전하 저장 전극 형성 방법은 다음과 같다.
즉, 도1a에 도시한 바와 같이 소정의 하부층이 형성된 반도체 기판(10) 상에 층간절연막(11)을 형성하고 이를 선택적으로 식각하여 콘택홀을 형성한 다음, 전체 구조 상에 제1 폴리실리콘막(12)과 희생산화막(13)을 차례로 형성하고, 희생산화막(13) 상에 전하 저장 전극을 형성하기 위한 마스크(M)를 형성한다.
다음으로, 도1b에 도시한 바와 같이 상기 희생산화막(13)과 제1 폴리실리콘막(12)을 선택적으로 식각하여 희생산화막(13) 패턴 및 제1 폴리실리콘막(12) 패턴을 형성하고, 상기 마스크를 제거한다.
이어서, 도1c에 도시한 바와 같이 전체 구조 상부에 제2 폴리실리콘막(14)을 형성한다.
다음으로, 도1d에 도시한 바와 같이 플라즈마를 이용해서 상기 제2 폴리실리콘막(14)을 전면식각하여 제2 폴리실리콘막으로 이루어진 스페이서(14A)를 형성한다.
이어서, 도1e에 도시한 바와 같이 습식식각을 통해 희생산화막(13)을 제거하여 실린더형 캐패시터의 전하 저장 전극을 형성한다.
도1f는 상기와 같은 과정에 따라 형성된 실린더형 캐패시터의 전하저장 전극부분만을 보다 확대하여 도시한 것으로, 플라즈마를 이용하여 제2 폴리실리콘막을 전면식각하여 스페이서(14A)를 형성하는 공정에서 희생산화막(도1d의 도면부호13) 계면을 따라 내측벽(a)이 형성되는 문제점을 보이고 있다.
또한, PSG(phospho-silicate glass) 또는 BPSG(boro phospho-silicate glass) 등으로 형성되는 희생산화막(13)은 표면이 평탄하지 않아 후속 공정인 사진 식각 또는 식각 공정에서 패턴 균일도를 저하시켜 패턴 브리지(pattern bridge)와 같은 문제를 발생하는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 플라즈마 식각과정에서 희생산화막 계면에 원치 않는 내측벽이 형성되어 패턴의 균일도가 저하되는 것을 방지할 수 있으며 동시에 정전 용량을 증가시킬 수 있는 반도체 장치의 캐패시터 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래 기술에 따른 반도체 장치의 캐패시터 형성 공정 단면도,
도1f는 도1a 내지 도1e의 공정에 따라 형성된 캐패시터 전극의 확대단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 장치의 캐패시터 형성 공정 단면도.
도3은 본 발명의 다른 실시예에 따른 반도체 장치의 캐패시터 단면도.
* 도면의 주요 부분에 대한 설명
21, 25: 폴리실리콘막 22: 희생산화막
23: 반사방지막 24: 화합물막
상기 목적을 달성하기 위한 본 발명은 반도체 장치의 캐패시터 형성 방법에 있어서, 소정의 하부층이 형성된 반도체 기판 상에 제1 전도막을 형성하는 제1 단계; 상기 제1 전도막 상에 희생산화막과 반사방지막 패턴으로 이루어지는 적층구조를 적어도 한번 형성하는 제2 단계; 제2 단계가 완료된 전체 구조를 열처리하여 상기 반사방지막과 상기 희생산화막의 계면에 화합물막을 형성하는 제3 단계; 상기 희생산화막 일부를 습식식각으로 제거하여 기둥 형상으로 잔류시키는 제4 단계; 상기 제4 단계가 완료된 전체 구조에 화학기상증착방법으로 제2 전도막을 형성하여, 노출된 상기 제1 전도막, 상기 희생산화막, 상기 화합물막을 덮는 제5 단계; 상기 제2 전도막을 전면식각하여, 상기 적어도 한번 형성된 상기 적층구조 중 최상부 적층구조의 상기 반사방지막 상부 표면을 노출시키면서 상기 최상부 적층구조의 상기 반사방지막 및 상기 화합물막 측벽에 스페이서를 형성하는 제6 단계; 및 상기 반사방지막, 희생산화막 및 상기 화합물막을 제거하여 제1 전도막 및 제2 전도막으로 이루어지는 전극을 형성하는 제7 단계를 포함하는 반도체 장치의 캐패시터 형성 방법을 제공한다.
이하 첨부된 도면을 참조하여 본 발명을 설명한다.
먼저, 도2a에 도시한 바와 같이 스택(stack) 내지 플러그(plug) 형성 공정시 이미 형성된 제1 폴리실리콘막(21) 상에 희생산화막(22)을 형성하고, 상기 희생산화막(22) 상에 패턴의 균일도를 향상시키기 위하여 실리콘 산화질화막(SiOxNyHz), 실리콘 질화막(Si3N4) 또는 폴리실리콘과 같은 무기물 물질로 반사방지막(bottom anti reflection coating layer)(23)을 형성한다.
다음으로, 도2b에 도시한 바와 같이 상기 반사방지막(23)을 선택적으로 식각하여 패턴을 형성한다. 이때 상기 반사방지막을 폴리실리콘으로 형성한 경우는 Cl2나 F를 함유한 가스를 사용하여 식각을 실시하고, 실리콘 질화막이나 실리콘 산화질화막으로 형성한 경우는 C나 F를 함유한 가스를 이용하여 식각을 실시한다.
이어서, 도2c에 도시한 바와 같이 열처리 공정을 실시하여 상기 반사방지막(23)과 희생산화막(22)의 계면에 화합물막(24)을 형성한 다음, HF 용액 또는 NH4F와 HF가 혼합된 완충 산화 식각제(buffered oxide etchant, BOE)를 이용한 습식식각을 실시한다. 상기 식각과정에서 반사방지막(23)과 희생산화막(22) 계면에 형성된 화합물막(24)은 제거되지 않고 상기 희생산화막(22)의 일부만이 제거되어 일정 시간 후 제1 폴리실리콘막(21) 및 반사방지막(23) 사이에 기둥 모양으로 희생산화막(22)이 남게 되고, 화합물막(24)의 하부면 및 제1 폴리실리콘막(21) 상부면의 일부가 노출된다. 이어서, 세정 공정을 실시한다.
다음으로, 도2d에 도시한 바와 같이 화학기상증착(chemical vapor deposition) 방법으로 제2 폴리실리콘막(25)을 형성하여 노출된 제1 폴리실리콘막(21), 희생산화막(22) 기둥, 화합물막(24)의 하부면 및 측벽 그리고, 반사방지막(23)이 제2 폴리실리콘막(25)으로 덮이도록 한다.
다음으로, 도2e에 도시한 바와 같이 제2 폴리실리콘막(25)을 전면식각하여 상기 반사방지막(23) 상의 제2 폴리실리콘막(25)을 제거하고 상기 반사방지막(23) 및 화합물막(24)의 측벽에는 제2 폴리실리콘막(25)이 스페이서(spacer) 형태로 잔류하도록 한다.
다음으로, 도2f에 도시한 바와 같이 상기 반사방지막(23), 화합물막(24) 및 희생산화막(22) 기둥을 제거하여 전하저장전극 패턴을 노출시킨다.
상기 반사방지막(23)을 실리콘 산화질화막이나 실리콘 질화막으로 형성한 경우는 CF4, C2F6, C3F8, CnF2n+2등과 같은 가스 및 Ar, Kr, Xe을 사용하여 제거하고, 폴리실리콘으로 형성한 경우는 Cl2, CCl4,SiClx등의 염소를 포함한 가스 및 SF6, XeFx등의 가스를 사용하여 제거한다. 이어서, 희생산화막(22)은 습식식각으로 제거한다.
첨부된 도면 도3은 본 발명의 다른 실시예에 따른 반도체 장치의 캐패시터 형성 공정 단면도로서, 상기 일실시예에 따라 형성된 캐패시터의 전하 저장 전극이 적층된 구조를 이루고 있는 것이다. 즉, 제1 폴리실리콘막(31) 상에 희생산화막(32) 및 반사방지막(33) 형성 그리고 반사방지막(33)의 패터닝을 반복적으로 실시하여, 희생산화막(32) 및 반사방지막(33)을 번갈아 다수번 적층하고 열처리하여 반사방지막(33)과 희생산화막(32) 계면에 화합물막(34)을 형성하고, 습식식각으로 희생산화막(32)의 일부를 제거하여 각 희생산화막(32)층이 기둥 형상으로 남도록 한 상태를 보이고 있다.
이후 화학기상증착법으로 폴리실리콘막을 증착하고, 폴리실리콘막을 전면식각하여 최상부의 반사방지막 상부표면을 노출시키고, 최상부의 반사방지막 및 화합물막 측벽에 스페이서를 형성한 다음 반사방지막 및 희생산화막을 제거하는 공정을 실시한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 캐패시터의 전하저장전극 형성을 위한 희생산화막이 플라즈마 식각 공정에서 노출되는 것을 효과적으로 방지할 수 있으며, 캐패시터의 표면적을 확대하여 정전 용량을 증가시킬 수 있고 균일한 패턴 형성이 가능하여 일정한 정전 용량을 얻을 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
Claims (11)
- 반도체 장치의 캐패시터 형성 방법에 있어서,소정의 하부층이 형성된 반도체 기판 상에 제1 전도막을 형성하는 제1 단계;상기 제1 전도막 상에 희생산화막과 반사방지막 패턴으로 이루어지는 적층구조를 적어도 한번 형성하는 제2 단계;제2 단계가 완료된 전체 구조를 열처리하여 상기 반사방지막과 상기 희생산화막의 계면에 화합물막을 형성하는 제3 단계;상기 희생산화막 일부를 습식식각으로 제거하여 기둥 형상으로 잔류시키는 제4 단계;상기 제4 단계가 완료된 전체 구조에 화학기상증착방법으로 제2 전도막을 형성하여, 노출된 상기 제1 전도막, 상기 희생산화막, 상기 화합물막을 덮는 제5 단계;상기 제2 전도막을 전면식각하여, 상기 적어도 한번 형성된 상기 적층구조 중 최상부 적층구조의 상기 반사방지막 상부 표면을 노출시키면서 상기 최상부 적층구조의 상기 반사방지막 및 상기 화합물막 측벽에 스페이서를 형성하는 제6 단계; 및상기 반사방지막, 희생산화막 및 상기 화합물막을 제거하여 제1 전도막 및 제2 전도막으로 이루어지는 전극을 형성하는 제7 단계를 포함하는 반도체 장치의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 반사방지막을 실리콘 산화질화막(SiOxNyHz) 및 실리콘 질화막(Si3N4) 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 반사방지막을 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제7 단계에서,HF 용액 또는 NH4F와 HF가 혼합된 완충 산화 식각제 중 어느 하나를 이용한 습식식각으로 상기 희생산화막을 제거하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 2 항에 있어서,상기 제7 단계에서,불소(F)를 함유한 가스 및 Ar, Kr 및 Xe 중 적어도 어느 하나를 포함하는 혼합가스를 이용하여 상기 반사방지막을 제거하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 3 항에 있어서,상기 제7 단계에서,염소(Cl)를 포함한 가스 및 불소(F)를 포함한 가스를 이용하여 상기 반사방지막을 제거하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 5 항에 있어서,상기 F를 함유한 가스는 CF4, C2F6, C3F8및 CnF2n+2중 어느 하나인 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 염소를 포함한 가스는 Cl2, CCl4,SiClx중의 어느 하나인 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 6 항에 있어서,상기 F를 포함한 가스는 SF6및 XeFx중 어느 하나인 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제1 및 제2 전도막을 각각 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 제4 단계 후,세정공정을 실시하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 형성 방법.
Priority Applications (1)
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| KR1019970029688A KR100248814B1 (ko) | 1997-06-30 | 1997-06-30 | 반도체 장치의 캐패시터 형성 방법 |
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1997
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| KR19990005490A (ko) | 1999-01-25 |
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