KR20080088276A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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KR20080088276A
KR20080088276A KR1020070031074A KR20070031074A KR20080088276A KR 20080088276 A KR20080088276 A KR 20080088276A KR 1020070031074 A KR1020070031074 A KR 1020070031074A KR 20070031074 A KR20070031074 A KR 20070031074A KR 20080088276 A KR20080088276 A KR 20080088276A
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layer
manufacturing
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김종국
이정석
공필구
안현
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주식회사 하이닉스반도체
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Abstract

본 발명은 실리더형 캐패시터를 형성하기 위한 딥아웃시 하부전극의 쓰러짐현상 및 브릿지를 방지하기 위한 반도체 소자의 캐패시터 제조방법을 제공하기 위한 것으로, 본 발명은 기판 상부에 희생층과 지지층을 형성하는 단계, 상기 지지층과 희생층을 선택적으로 식각하여 복수의 오픈부를 형성하는 단계, 상기 식각에 의해 패터닝된 지지층 측면을 포함한 상기 복수의 오픈부 내벽에 캐패시터의 전극을 형성하는 단계, 상기 패터닝된 지지층 중 일부를 제거하는 단계, 상기 희생층을 제거하는 단계를 포함하여 하부전극의 쓰러짐 및 그에 따른 브릿지를 방지할 수 있어서 반도체 개발기간 단축과 수율을 향상시킬 수 있는 경제적 효과가 있다.
딥아웃, 실린더형 캐패시터, 쓰러짐, 브릿지

Description

반도체 소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도,
도 2는 본 발명의 바람직한 제1실시예에 따른 평면도,
도 3a 내지 도 3f는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도,
도 3g는 도 3f의 사시도,
도 4는 본 발명의 바람직한 제2실시예에 따른 평면도,
도 5는 본 발명의 바람직한 제3실시예에 따른 평면도.
* 도면의 주요 부분에 대한 부호의 설명
301 : 기판 302 : 절연층
303 : 스토리지노드 콘택 플러그 304 : 식각방지막
305 : 희생막 306A : 지지층
307 : 반사방지막 308 : 제1감광막패턴
309 : 오픈부 310A : 하부전극
311 : 제2감광막패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조방법에 관한 것이다.
반도체 소자의 고집적화로 인해 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 요구되는 높은 정전용량(Capacitance)을 확보하여야 한다. 이를 위해, 캐패시터 사이의 희생층을 제거하는 실린더형 캐패시터의 제조방법이 제안되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(101) 상에 산화막(102)을 형성하고, 산화막(102)을 관통하는 스토리지노드 콘택 플러그(103)를 형성한다.
이어서, 스토리지노드 콘택 플러그(103)를 포함하는 결과물의 전면에 식각방지질화막(104)을 형성하고, 식각방지질화막(104) 상에 희생산화막(105)을 형성한 후, 희생산화막(105) 및 식각방지질화막(104)을 선택적으로 식각하여 스토리지노드 콘택 플러그(103)를 오픈시키는 오픈부(106)를 형성한다.
이어서, 오픈부(106)를 포함하는 결과물의 전면에 도전층을 형성하고 분리(Isolation)공정을 실시하여 하부전극(107)을 형성한다.
도 1b에 도시된 바와 같이, 오픈부(106)를 제공하는 희생산화막(105)을 제거한다. 여기서, 희생산화막(105)은 딥아웃(Dip Out)으로 제거할 수 있다.
위와 같이, 종래 기술은 콘케이브형 캐패시터의 정전용량 부족을 해결하기 위해 하부전극(107)을 형성한 후 희생산화막(105)을 딥아웃으로 제거하여 실린더형 캐패시터를 형성하고 있다.
그러나, 종래 기술은 소자의 고집적화에 따라 하부전극(107)의 바텀CD(Bottom Critical Demension)가 작아지고, 정전용량의 증대를 위해 하부전극(107)의 높이(Height)가 높아지면서 희생산화막(105)의 딥아웃시 하부전극(107)의 쓰러짐(Leaning) 현상이 발생하여 하부전극 간에 브릿지(Bridge)가 발생되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 딥아웃시 하부전극의 쓰러짐현상 및 브릿지를 방지하기 위한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 반도체 소자의 제조방법은 기판 상부에 희생층과 지지층을 형성하는 단계, 상기 지지층과 희생층을 선택적으로 식각하여 복수의 오픈부를 형성하는 단계, 상기 식각에 의해 패터닝된 지지층 측면을 포함한 상기 복수의 오픈부 내벽에 캐패시터의 전극을 형성하는 단계, 상기 패터닝된 지지층 중 일부를 제거하는 단계, 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 지지층 중 일부를 제거하는 단계는, 상기 오픈부를 모두 매립할때까지 상기 전극을 포함하는 결과물의 전면에 감광막을 코팅하는 단계, 인접하는 상기 전극에 연결된 지지층 상부 및 상기 오픈부 내부에 잔류하도록 상기 감광막을 패터닝하는 단계, 오픈된 상기 지지층을 식각하는 단계, 상기 감광막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 제1실시예에 따른 평면도이다.
도 2에 도시된 바와 같이, 기판(201) 상에 복수개의 하부전극(203)을 포함하는 희생층(202)을 형성한다. 이어서, 마름모꼴로 인접한 4개의 하부전극(203)에 연결되는 지지층(204)을 형성한다. 여기서, 지지층(204)은 질화막으로 형성할 수 있다.
위와 같이, 마름모꼴로 인접한 4개의 하부전극(203)에 연결되는 지지층(204) 을 형성함으로써 후속 희생층(202) 딥아웃(Dip-out) 시에 하부전극(203)의 쓰러짐(Leaning)을 방지하고, 따라서 하부전극(203) 간의 브릿지(Bridge)를 방지할 수 있다.
즉, 반도체 소자의 고집적화에 따라 바텀CD(Critical Demension)가 작아지고 높이(Height)가 높아진 하부전극(203)을 지지층(204)이 잡아주기 때문에 후속 희생층(202) 딥아웃(Dip-out) 시에 하부전극(203)의 쓰러짐이 발생하는 것을 방지할 수 있다.
이하, 지지층(204)의 형성 및 실린더형 하부전극 형성방법에 대해 자세히 살펴보기로 한다.
도 3a 내지 도 3f는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정 단면도이고, 도 3g는 도 3f의 사시도이다.
도 3a에 도시된 바와 같이, 기판(301) 상에 절연층(302)을 형성한다. 여기서, 기판(301)은 디램(DRAM)공정이 진행되는 반도체 기판일 수 있다. 또한, 절연층(302)은 단층 또는 다층으로 형성될 수 있고, 산화막으로 형성할 수 있다. 그리고, 절연층(302)이 형성되기 전에 게이트패턴 및 비트라인패턴을 형성할 수 있다.
이어서, 절연층(302)을 관통하여 기판(301)과 연결되는 스토리지 노드 콘택 플러그(303, Storage Node Contact Plug)를 형성한다. 여기서, 스토리지 노드 콘택 플러그(303)는 도전물질로 형성하되 폴리실리콘으로 형성할 수 있다.
이어서, 스토리지 노드 콘택 플러그(303)를 포함하는 결과물의 전면에 식각방지층(304)을 형성한다. 여기서, 식각방지층(304)은 후속 오픈부 형성 및 희생층 딥아웃 시 하부층이 어택(Attack)을 받아 손실되는 것을 방지하기 위한 것으로, 절연층(302) 및 후속 형성될 희생층과 식각선택비를 갖는 물질로 형성하되 질화막으로 형성할 수 있다.
이어서, 식각방지층(304) 상에 희생층(305)을 형성한다. 여기서, 희생층(305)은 후속 하부전극이 형성될 오픈부를 제공하기 위한 것으로, 산화막으로 형성할 수 있다.
이어서, 희생층(305) 상에 지지층(306)을 형성한다. 여기서, 지지층(306)은 후속 희생층(305) 딥아웃 시에 하부전극의 쓰러짐을 방지하기 위한 것으로, 100Å∼3000Å의 두께로 형성하고, 희생층(305) 및 후속 하부전극과 식각선택비를 갖는 물질로 형성하되 질화막으로 형성할 수 있다.
이어서, 지지층(306) 상에 반사방지막(307, Bottom Anti Reflection Coating)을 형성한다. 여기서, 반사방지막(307)은 후속 제1감광막패턴 형성시 반사방지 역할을 하기 위한 것이다.
이어서, 반사방지막(307) 상에 오픈부 형성지역을 오픈시키는 제1감광막패턴(308)을 형성한다. 여기서, 제1감광막패턴(308)은 반사방지막(307) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 오픈부 형성지역이 오픈되도록 패터닝하여 형성한다.
도 3b에 도시된 바와 같이, 반사방지막(307), 지지층(306) 및 희생층(305)을 식각하여 오픈부(309)를 형성한다. 여기서, 지지층(306)은 불소계 가스에 O2 및 Ar 을 첨가한 가스를 사용하여 식각할 수 있고, 불소계 가스는 CF4, CHF3, CH2F2, C4F6 및 C4F8의 그룹 중에서 선택된 어느 하나 일 수 있다.
오픈부(309)가 형성되는 시점에서 제1감광막패턴(308) 및 반사방지막(307)은 모두 소실되거나, 오픈부(309) 형성 후 산소스트립으로 제거할 수 있다. 따라서, 오픈부(309)를 형성하고 있는 구조는 희생층(305) 및 지지층(306)의 적층구조가 된다.
이어서, 오픈부(309)을 포함하는 결과물의 전면에 하부전극용 도전층(310)을 형성한다.
도 3c에 도시된 바와 같이, 하부전극용 도전층(310)을 분리(Isolation)하여 하부전극(310A)을 형성한다. 여기서, 하부전극(310A)은 에치백(Etch Back) 공정을 통해 분리할 수 있다.
이때, 에치백 공정은 셀 오픈 배리어(Cell Open Barrier) 에치백을 실시하는데, 이는 본 발명의 바람직한 실시예에서는 반도체 기판의 셀영역 만을 도시하였지만 하부전극이 형성되지 않는 주변영역의 경우 에치백 공정시 식각되지 않도록 셀영역만 선택적으로 오픈시키는 셀 오픈 배리어 마스크를 형성한 후 에치백을 실시하는 것이다.
따라서, 식각에 의해 패터닝된 지지층(306) 측면을 포함한 복수의 오픈부(309) 내벽에 하부전극(310A)이 형성된다.
이어서, 인접하는 하부전극(310A)에 연결된 지지층(306) 상부 및 오픈 부(309) 내부에 잔류하는 제2감광막패턴(311)을 형성한다. 여기서, 제2감광막패턴은 오픈부(309)를 모두 매립할때까지 하부전극(310A)을 포함하는 결과물의 전면에 감광막을 코팅하고, 노광 및 현상으로 인접하는 하부전극(310A)에 연결된 지지층(306) 상부 및 오픈부(309) 내부에 잔류하도록 감광막을 패터닝하여 형성할 수 있다.
도 3d에 도시된 바와 같이, 오픈된 지지층(306)을 모두 식각한다. 여기서, 지지층(306)은 하부전극(310A) 및 희생층(305)과 식각선택비를 갖는 가스를 사용하여 식각하는데, 불소계 가스에 O2 및 Ar를 첨가한 가스를 사용하여 식각할 수 있다. 또한, 불소계 가스는 CF4, CHF3, CH2F2, C4F6 및 C4F8의 그룹 중에서 선택된 어느 하나 일 수 있다.
따라서, 인접하는 하부전극(310A)의 양 상단부에 연결된 지지층(306)만 잔류하고, 이때, 잔류하는 지지층(306)은 도 2의 평면도에 도시된 바와 같이 마름모꼴로 인접한 4개의 하부전극(310A)에 연결된 모양을 형성한다.
이하, 잔류하는 지지층(306)을 '지지층(306A)'이라고 한다.
도 3e에 도시된 바와 같이, 제2감광막패턴(311)을 제거한다. 여기서, 제2감광막패턴(311)은 산소스트립으로 제거할 수 있다.
도 3f에 도시된 바와 같이, 희생층(305)을 제거한다. 여기서, 희생층(305)은 딥아웃(Dip-out) 공정을 통해 제거되는데, 딥아웃 공정은 지지층(306A)과 식각선택비를 갖는 물질 예컨대, HF 또는 BOE(Buffered Oxide Etchant)로 실시할 수 있다.
위와 같이, 지지층(306A)과 식각선택비를 갖는 물질로 희생층(305)을 제거하면 인접하는 하부전극(310A)의 양 상단부에 연결된 지지층(306A)은 그대로 잔류하여 딥아웃 시에 하부전극(310A)의 쓰러짐을 방지할 수 있다. 또한, 인접하는 하부전극(310A)의 양 상단부에 연결된 지지층(306A) 하부에 희생층(305)은 모두 제거되어 비어있는 공간(10)이 된다.
설명의 편의를 위해 도 3f의 사시도를 도 3g에서 도시하여 설명하기로 한다.
도 3g에 도시된 바와 같이, 지지층(306A)이 마름모 꼴로 인접하는 4개의 하부전극(310A)의 상단부에 연결되어 있고, 딥아웃 후 희생층(305)이 모두 제거된 것을 알 수 있다. 딥아웃의 특성상 습식용액에 담궈서 희생층(305)을 제거하기 때문에 지지층(306A) 하부의 희생층(305)도 모두 제거(10)된다.
또한, 지지층(306A)은 절연물질인 질화막으로 형성하였기 때문에 별도의 제거공정을 거치지 않고 후속 공정 진행이 가능하다.
후속으로, 하부전극(310A) 상에 유전막 및 상부전극을 형성하여 실린더형 캐패시터를 형성할 수 있다.
도 4는 본 발명의 바람직한 제2실시예에 따른 평면도이다.
도 4에 도시된 바와 같이, 기판(401) 상에 복수개의 하부전극(403)을 포함하는 희생층(402)을 형성한다. 이어서, 라인타입(Line Type)으로 인접하는 하부전극(403)의 각 상단부에 연결되는 지지층(404)을 형성한다. 여기서, 지지층(404)은 질화막으로 형성할 수 있다.
위와 같이, 인접한 하부전극(403)의 각 상단부에 연결되는 지지층(404)을 형성함으로써 후속 희생층(402) 딥아웃(Dip-out) 시에 하부전극(403)의 쓰러짐(Leaning)을 방지하고, 따라서 하부전극(403) 간의 브릿지(Bridge)를 방지할 수 있다.
즉, 반도체 소자의 고집적화에 따라 바텀CD(Critical Demension)가 작아지고 높이(Height)가 높아진 하부전극(403)을 지지층(404)이 상단부에서 잡아주기 때문에 후속 희생층(402) 딥아웃(Dip-out) 시에 하부전극(403)의 쓰러짐이 발생하는 것을 방지할 수 있다.
도 5는 본 발명의 바람직한 제3실시예에 따른 평면도이다.
도 5에 도시된 바와 같이, 기판(501) 상에 복수개의 하부전극(503)을 포함하는 희생층(502)을 형성한다. 이어서, 메쉬(Mesh) 형태로 인접하는 하부전극(503)의 각 상단부에 연결되는 지지층(504)을 형성한다. 여기서, 지지층(504)은 질화막으로 형성할 수 있다.
위와 같이, 인접한 하부전극(503)의 각 상단부에 연결되는 지지층(504)을 형성함으로써 후속 희생층(502) 딥아웃(Dip-out) 시에 하부전극(503)의 쓰러짐(Leaning)을 방지하고, 따라서 하부전극(503) 간의 브릿지(Bridge)를 방지할 수 있다.
즉, 반도체 소자의 고집적화에 따라 바텀CD(Critical Demension)가 작아지고 높이(Height)가 높아진 하부전극(503)을 지지층(504)이 상단부에서 잡아주기 때문 에 후속 희생층(502) 딥아웃(Dip-out) 시에 하부전극(503)의 쓰러짐이 발생하는 것을 방지할 수 있다.
본 발명은 인접하는 하부전극(310A)의 상단부에 연결되는 지지층(306A)을 형성함으로써 희생층(305) 딥아웃 시 하부전극(310A)의 쓰러짐을 방지할 수 있는 장점이 있다. 따라서, 하부전극(310A)의 쓰러짐에 의해 발생하는 브릿지(Bridge) 또한 방지할 수 있는 장점이 있다.
또한, 지지층(306A)을 희생층(305)과 식각선택비를 가지면서 절연물질인 질화막으로 형성함으로써 희생층(305) 딥아웃 공정 후 따로 제거공정을 거치지 않고 후속 공정 진행이 가능한 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 하부전극의 쓰러짐 및 그에 따른 브릿지를 방지할 수 있어서 반도체 개발기간 단축과 수율을 향상시킬 수 있는 경제적 효과가 있다.

Claims (14)

  1. 기판 상부에 희생층과 지지층을 형성하는 단계;
    상기 지지층과 희생층을 선택적으로 식각하여 복수의 오픈부를 형성하는 단계;
    상기 식각에 의해 패터닝된 지지층 측면을 포함한 상기 복수의 오픈부 내벽에 캐패시터의 전극을 형성하는 단계;
    상기 패터닝된 지지층 중 일부를 제거하는 단계; 및
    상기 희생층을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서,
    상기 지지층 중 일부를 제거하는 단계는,
    상기 오픈부를 모두 매립할때까지 상기 전극을 포함하는 결과물의 전면에 감광막을 코팅하는 단계;
    인접하는 상기 전극에 연결된 지지층 상부 및 상기 오픈부 내부에 잔류하도록 상기 감광막을 패터닝하는 단계;
    오픈된 상기 지지층을 식각하는 단계; 및
    상기 감광막을 제거하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
  3. 제1항에 있어서,
    상기 지지층은 상기 희생층 또는 상기 전극과 식각선택비를 갖는 물질인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제3항에 있어서,
    상기 지지층은 질화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  5. 제4항에 있어서,
    상기 지지층은 100Å∼3000Å의 두께인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  6. 제1항에 있어서,
    상기 오픈부를 형성하는 단계에서,
    상기 지지층은 불소계 가스에 O2 및 Ar를 첨가한 가스를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  7. 제1항에 있어서,
    상기 지지층의 일부를 식각하는 단계는,
    불소계 가스에 O2 및 Ar를 첨가한 가스를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  8. 제6항 또는 제7항에 있어서,
    상기 불소계 가스는,
    CF4, C4F6, C4F8, CHF3 및 CH2F2의 그룹 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  9. 제1항에 있어서,
    상기 희생층은 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  10. 제9항에 있어서,
    상기 희생층을 제거하는 단계는,
    딥아웃 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  11. 제10항에 있어서,
    상기 딥아웃 공정은 HF 또는 BOE(Buffered Oxide Etchant)로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  12. 제1항에 있어서,
    상기 하부전극은 티타늄질화막(TiN)인 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  13. 제2항에 있어서,
    상기 감광막을 제거하는 단계는,
    산소스트립공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제 조방법.
  14. 제1항에 있어서,
    상기 캐패시터의 전극을 형성하는 단계는,
    상기 오픈부를 포함하는 전면에 전극용 도전층을 형성하는 단계; 및
    에치백을 실시하여 상기 전극용 도전층을 상기 식각에 의해 패턴닝된 지지층 측면을 포함한 상기 복수의 오픈부 내벽에 잔류시키는 단계
    를 포함하는 반도체 소자의 캐패시터 제조방법.
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