KR100625395B1 - 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 질화막을 패터닝하여 실린더 형태의 구조물이 질화막에 의하여 상호 지지되게 개선시킨 캐패시터 제조 방법을 개시한다.
본 발명에 따른 캐패시터 제조 방법은 스토리지 노드 컨택이 형성된 후 상기 스토리지 노드 컨택과 캐패시터가 접속을 이룬다. 그리고 캐패시터는 상기 스트리지 노드 컨택이 형성된 기판 상부에 산화막을 증착하는 제 1 단계; 상기 산화막 상부에 질화막을 증착하는 제 2 단계; 상기 산화막과 질화막을 식각하여 상기 스토리지 노드 컨택이 오픈된 캐패시터 공간을 형성하는 제 3 단계; 하부 전극을 증착한 후, 상기 하부 전극이 실린더 형태를 갖도록 상기 캐패시터 공간에만 잔류시키고 식각하여 제거하는 제 4 단계; 상기 질화막 상부에 포토레지스트를 메쉬 타입으로 패터닝하는 제 5 단계; 상기 질화막을 상기 메쉬 타입을 갖도록 식각하는 제 6 단계; 상기 식각된 질화막 하부의 상기 산화막을 식각하는 제 7 단계; 및 유전물질과 상부전극을 순차적으로 적층하는 제 8 단계를 수행하여 제조됨을 특징으로 한다.
Description
도 1 내지 도 7은 본 발명에 따른 캐패시터 제조 방법의 바람직한 실시예를 나타내는 공정도.
본 발명은 캐패시터 제조 방법에 관한 것으로서, 보다 상세하게는 질화막을 패터닝하여 실린더 형태의 구조물이 질화막에 의하여 상호 지지되게 개선시킨 캐패시터 제조 방법에 관한 것이다.
현재 디램(DRAM)은 고집적화를 실현하기 위하여 점차적으로 선폭이 미세화되는 추세로 개발되고 있다. 고집접화에 대응하여 디램에 구성되는 캐패시터는 충분한 정전용량을 확보해야한다.
캐패시터의 정전용량 확보를 위하여 표면적을 확장시키는 방법이나 유전률을 향상시키는 방법 등이 제시되고 있으며, 이와 병행하여 실린더형 캐패시터에 대한 연구개발이 진행되고 있다.
그러나, 고집적화되는 디램에 적용되는 실린더형 캐패시터는 구조적인 취약점으로 인하여 다양한 불량이 발생될 가능성이 크다.
실린더형 캐패시터는 스토리지 노드가 하부의 컨택에 의해서만 지지되는 구조를 갖는다. 그러므로, 일부 스토리지 노드 컨택이 오픈되거나 취약한 상태로 존재하는 경우, 후속되는 스토리지 노드 산화물 풀 딥아웃(Full Dip-out) 공정에서 스토리지 노드가 통체로 뽑혀질 가능성이 크다.
또한, 스토리지 노드 컨택에는 문제가 없더라도, 스토리지 노드의 높이 대 폭의 비율이 커서 실린더의 넘어짐이 발생할 가능성이 있으며, 이로 인하여 실린더와 실린더 또는 스토리지 노드와 스토리지 노드 간의 브리지(Bridge) 가능성이 매우 크다.
종래의 디램에 구성되는 실린더형 캐패시터는 구조적 취약성으로 인하여 상술한 바와 같은 공정 불량들이 발생되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 실린더형 캐패시터를 구조적으로 보강함으로써 스토리지 노드가 상호 지지되면서 공정 불량이 발생되는 것을 방지함에 있다.
본 발명에 따른 캐패시터 제조 방법은 스토리지 노드 컨택이 형성된 후 상기 스토리지 노드 컨택과 캐패시터가 접속을 이룬다. 그리고 캐패시터는 상기 스트리지 노드 컨택이 형성된 기판 상부에 산화막을 증착하는 제 1 단계; 상기 산화막 상부에 질화막을 증착하는 제 2 단계; 상기 산화막과 질화막을 식각하여 상기 스토리지 노드 컨택이 오픈된 캐패시터 공간을 형성하는 제 3 단계; 하부 전극을 증착한 후, 상기 하부 전극이 실린더 형태를 갖도록 상기 캐패시터 공간에만 잔류시키고 식각하여 제거하는 제 4 단계; 상기 질화막 상부에 포토레지스트를 메쉬 타입으로 패터닝하는 제 5 단계; 상기 질화막을 상기 메쉬 타입을 갖도록 식각하는 제 6 단계; 상기 식각된 질화막 하부의 상기 산화막을 식각하는 제 7 단계; 및 유전물질과 상부전극을 순차적으로 적층하는 제 8 단계를 수행하여 제조됨을 특징으로 한다.
이하, 본 발명에 따른 캐패시터 제조 방법의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
본 발명은 통상의 스토리지 노드 구조를 형성하기 위하여 증착되는 산화막 상부에 질화막을 적층하고, 이를 이용하여 스토리지 노드가 질화막에 의하여 지지될 수 있도록 하여 구조적으로 개선한 것이다.
이에 대하여 도 1 내지 도 7을 참조하여 상세히 설명한다.
비트라인 상에 캐패시터를 형성하는 타입의 통상적인 고집적 디램의 공정을 적용하여, 소자분리막 공정, 웰 공정, 게이트 형성 공정, 랜딩 플러그 컨택 공정, 비트라인 컨택 공정, 비트라인 공정 및 스토리지 노드 컨택(20) 공정이 진행된다.
상기한 공정들이 진행된 후 도 1과 같이 스토리지 노드의 식각 조절을 위한 질화막(3)을 적층하고, 그 상부에 산화막(4)을 적층하며, 그 상부에 본 발명에 따른 질화막(5)을 적층한다.
여기에서 산화막(4)은 BPSG, APL, SOG, LP-TEOS로 형성될 수 있으며, 산화막(4)은 서로 다른 습식식각률을 갖는 이중층으로 형성됨이 바람직하다.
그리고, 질화막(5)은 LP 질화물 또는 PE 질화물을 사용하여 형성될 수 있다.
상기한 바와 같이 산화막(4)과 질화막(3, 5)이 적층된 상태에서 캐패시터 공간 A을 확보하기 위하여 도 2와 같이 홀 식각을 진행한다. 홀 식각에 의하여 순차적으로 질화막(5), 산화막(4) 및 질화막(3)이 식각된다. 여기에서 질화막(3)은 식각을 조절하는데 이용된다.
도 2와 같이 캐패시터 공간 A이 형성되면, 그 후 하부 전극(6)을 도 3과 같이 전면 증착한다.
하부 전극(6)은 스토리지 노드 즉 캐패시터 공간 A 이외의 영역은 제거되어야 한다. 그러므로 도 3과 같이 캐패시터 공간 A에 포토레지스트(7)를 잔류시키고 하부 전극(6)을 식각한다. 이때 포토레지스터(7)는 코팅, 노광 및 현상을 거쳐서 캐패시터 공간 A에 잔류된다.
상기와 같이 포토레지스터(7)에 의하여 마스킹되지 않는 영역의 하부 전극(6)이 식각되면, 도 4a와 같이 각 캐패시터 공간 A의 하부 전극(6)은 서로 분리된다. 여기에서 하부 전극(6)의 식각은 화학기계적연마 방법 또는 에치백 방법으로 수행될 수 있다.
상기와 같이 하부 전극(6)을 식각하여 각 하부 전극(6)을 분리시킨 상태의 평면적 구성은 도 4b와 같으며, 도 4b에서 Ⅳ-Ⅳ 부분의 단면이 도 4a에 해당된다. 도 4a 및 도 4b를 참조하면 캐패시터 공간 A 이외에 질화막(5)이 부분적으로 존재한다.
상기한 질화막(5)은 본 발명에 따라서 메쉬 타입으로 패터닝된다.
이를 위하여 도 5a 및 도 5b와 같이 포토레지스트(7)를 추가 코팅한 후 노광 및 현상에 의하여 메쉬 타입으로 패터닝한다. 도 5b에서 Ⅴ-Ⅴ 부분의 단면이 도 5a에 해당된다.
그리고, 상기한 형태의 포토레지스트(7)를 마스크로 이용하여 하부의 질화막(5)이 식각되며, 질화막은 건식식각으로 제거되며, 결국, 도 6a 및 도 6b와 같이 포토레지스트(7) 하부의 질화막(5)이 잔류된다.
이 상태에서 습식식각을 진행하여 산화막(4)을 제거하는 풀 딥-아웃(Full Dip-out)을 실시한다. 상기한 산화막(4) 제거에 의하여 결국 질화막(5)은 잔류되고 하부의 산화막(4)은 모두 제거된다.
본 발명에 의하면, 산화막(4)이 풀 딥-아웃되더라도 실린더형 하부전극(6)은 그 형상이 질화막(5)에 의하여 지지된다. 그러므로, 스토리지 노드를 이루는 개별 하부 전극(6) 구조물이 넘어져서 브릿지가 발생되는 현상이 방지된다.
그리고, 하부 전극(6)이 질화막(5)에 의하여 상호 지지되는 구조이므로, 개별 하부 전극(6)의 컨택 상태가 취약하더라도 스토리지 노드 즉 개별 하부 전극이 뽑히는 현상이 방지된다.
결국, 안정된 구조로 하부 전극(6)이 유지되는 상태에서, 후속 하여 유전물과 상부전극 물질(8)이 적층되어 캐패시터가 제조된다.
결국, 본 발명은 고집적화되는 디램에 적용되는 실린더형 캐패시터가 하부의 컨택에 의해서 지지되는 구조가 취약하더라도 상부의 질화막(5)에 의하여 구조가 지지된다.
그러므로, 스토리지 노드를 이루는 하부전극이 뽑혀지는 현상이 방지되고, 하부전극의 높이 대 폭의 비율이 큰 상태이더라도 넘어지는 현상이 방지된다.
따라서, 본 발명에 의하면 실린더형 캐패시터가 구조적으로 보강됨으로써 스토리지 노드의 뽑힘 또는 넘어짐 등에 의한 공정 불량 발생이 방지되는 효과가 있다.
Claims (5)
- 스토리지 노드 컨택이 형성된 후 상기 스토리지 노드 컨택과 접속을 이루는 캐패시터의 제조 방법에 있어서,상기 스트리지 노드 컨택이 형성된 기판 상부에 산화막을 증착하는 제 1 단계;상기 산화막 상부에 질화막을 증착하는 제 2 단계;상기 산화막과 질화막을 식각하여 상기 스토리지 노드 컨택이 오픈된 캐패시터 공간을 형성하는 제 3 단계;하부 전극을 증착한 후, 상기 하부 전극이 실린더 형태를 갖도록 상기 캐패시터 공간에만 잔류시키고 식각하여 제거하는 제 4 단계;상기 질화막 상부에 포토레지스트를 메쉬 타입으로 패터닝하는 제 5 단계;상기 질화막을 상기 메쉬 타입을 갖도록 식각하는 제 6 단계;상기 식각된 질화막 하부의 상기 산화막을 식각하는 제 7 단계; 및유전물질과 상부전극을 순차적으로 적층하는 제 8 단계를 구비함을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계에서 상기 질화막은 건식 식각됨을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 7 단계에서 상기 산화막은 습식 식각됨을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 1 단계에서 상기 산화막은 습식식각률이 다른 이중 층으로 증착됨을 특징으로 하는 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제 5 단계 및 상기 6 단계에 의하여 상기 질화막은 서로 인접한 상기 하부전극 간을 서로 연결하는 패턴을 갖도록 형성됨을 특징으로 하는 캐패시터 제조 방법.
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