KR100672756B1 - 반도체소자의 캐패시터 제조 방법 - Google Patents

Abstract

본 발명은 셀지역에 비해 넓은 테스트패턴지역에 형성되는 테스트하부전극이 후속 실린더 구조를 형성하기 위한 습식딥아웃공정시 파티클소스로 작용하는 것을 방지하면서 공정을 단순화하고 캐패시턴간 숏트를 방지할 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 셀지역과 테스트패턴지역이 정의된 반도체 기판 상부에 식각정지막과 절연막을 형성하는 단계, 상기 절연막과 식각정지막을 순차적으로 식각하여 상기 셀지역에 오픈영역을 형성함과 동시에 상기 테스트패턴지역에 테스트오픈영역을 형성하되, 상기 테스트오픈영역의 측벽이 주름을 갖도록 형성하는 단계, 상기 오픈영역과 상기 테스트오픈영역의 내부에 각각 실린더 구조의 하부전극과 주름 구조의 테스트하부전극을 형성하는 단계, 및 상기 절연막을 전면 제거하여 상기 하부전극의 실린더 내벽 및 외벽을 모두 드러내는 단계를 포함하고, 이와 같이 테스트패턴지역에 형성되는 테스트하부전극을 지그재그 형태의 주름을 갖도록 형성하므로써 습식딥아웃공정시에 쓰러지거나 이탈하는 것을 방지하므로써 파티클소스를 근본적으로 방지할 수 있는 효과가 있다.

캐패시터, 주름, 테스트패턴지역, 테스트하부전극

Description

반도체소자의 캐패시터 제조 방법{METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래기술에 따른 실린더 구조의 캐패시터의 제조 방법을 간략히 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,

도 3a는 본 발명의 실시예에 따른 테스트오픈영역의 평면도,

도 3b는 도 3의 Ⅰ-Ⅰ'선에 따른 정면도,

도 3c는 주름의 폭과 깊이를 나타낸 도면,

도 4a는 테스트하부전극이 형성된 상태를 나타낸 정면도,

도 4b는 습식딥아웃공정후에 테스트하부전극이 남아있는 상태를 나타낸 정면도.

* 도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제1절연막

23 : 스토리지노드콘택플러그 24 : 식각정지막

25 : 제2절연막 27 : 오픈영역

28 : 테스트오픈영역 29 : 하부전극

30 : 테스트하부전극 31 : 보호막

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.

DRAM에 있어서 데이터는 단위셀당 하나씩 배정되어 있는 캐패시터에 전하로서 저장이 된다. 즉 외부에서 들어온 신호에 의해 특정 셀에 데이터를 저장할 일이 발생하면, 해당 셀의 게이트를 오픈하여 전류를 흘려 보냄으로서 데이터를 해당 셀의 캐패시터에 저장하고, 저장된 전하가 외부로 유출되지 않도록 하기 위해 해당 셀의 게이트를 닫아버림으로서 데이터를 저장하게 된다.

그런데 캐패시터에 저장된 전하는 하부의 실리콘을 통하거나, 캐패시터의 양 전극간 전압차에 의한 누설전류에 의해 시간이 지남에 따라 점차로 없어지게 된다. 외부로 유출된 전하량이 많아지면 데이터 유무를 확인하기 위해 해당 셀의 정보를 읽을 때 정확한 정보가 전달되지 않는 문제가 발생할 수 있다. 따라서 일정 시간이 지나면 각 셀에 저장된 데이터를 다시 보정하는 작업을 하게 되며 이러한 동작을 리프레시(refresh)라 한다. 그런데 캐패시터 내에 저장된 전하의 손실이 많아지면 리프레시 동작이 잦아지게 되어 DRAM의 전력소모가 많아지는 문제가 발생한다.

리프레시 동작의 횟수를 늘이기 위해서는 저장된 전하가 외부로 유출되는 경로를 차단하는 것과 함께 캐패시터가 저장할 수 있는 전하의 양을 늘려주는 작업이 필요하다. 이를 위해 콘케이브 구조 또는 실린더 구조의 3차원의 캐패시터 구조가 고안되었으며, 콘케이브구조가 실린더 구조에 비해 제조공정이 단순한 장점이 있는 반면에 하부전극의 내벽만 캐패시터로서 사용하기 때문에 전하저장용량이 작은 단점이 있다. 이에 콘케이브 구조보다는 실린더구조의 캐패시터가 전반적인 기술의 추세에 있다.

도 1a 내지 도 1c는 종래기술에 따른 실린더 구조의 캐패시터의 제조 방법을 간략히 도시한 도면이다.

도 1a에 도시된 바와 같이, 반도체기판(11) 상에 제1절연막(12)을 형성하고, 제1절연막(12)을 관통하는 스토리지노드콘택플러그(13)를 형성한다. 이때, 스토리지노드콘택플러그(13)는 셀지역에 형성되고, 테스트패턴지역에는 형성되지 않는다.

이어서, 스토리지노드콘택플러그(13)를 포함한 전면에 식각정지막(14)과 제2절연막(15)을 형성한 후, 제2절연막(15)과 식각정지막(14)을 순차적으로 식각하여 셀지역에 스토리지노드콘택플러그(13)의 표면을 개방시키는 오픈영역(16)을 형성하고, 이때, 테스트패턴지역에는 오픈영역(16) 형성을 위한 포토공정시 하부구조와의 정렬을 위한 목적으로 테스트오픈영역(17)을 형성해준다.

도 1b에 도시된 바와 같이, 오픈영역(16) 및 테스트오픈영역(17) 상에 도전막을 증착한 후 하부전극 분리 공정을 진행하여 오픈영역(16)의 내부에 실린더 구조의 하부전극(18)을 형성하고, 이와 동시에 테스트오픈영역(17)에도 테스트하부전 극(19)을 형성한다. 상술한 테스트 하부전극(19)은 에치백공정 후 공정이상 여부를 확인하기 위해 두께를 측정하는 테스트패턴이다.

도 1c에 도시된 바와 같이, 제2절연막(25)을 습식딥아웃을 통해 전면 제거하여 하부전극(18)의 실린더 내벽 및 외벽을 모두 드러낸다. 이로써 실린더 구조의 하부전극이 완성되고, 후속 공정으로 도시하지 않았지만 유전막과 상부전극을 형성한다.

그러나, 종래기술의 실린더구조의 캐패시터를 만드는 과정 중 넓은 캐패시터가 있는 경우 즉, 테스트하부전극(19)이 존재하는 경우, 제2절연막(15)의 습식딥아웃 공정시에 테스트하부전극(19)이 서 있는 힘이 약해 쓰러지거나 본래의 위치에서 이탈하여, 셀지역으로 이동하므로써 파티클(particle)화하는 문제가 발생한다.(도 1c의 'X' 참조)

이러한 문제를 해결하기 위해 하부전극 분리 공정후 산화막 등을 증착하고 포토/식각(photo/etch)공정을 통해 셀지역에만 산화막을 남기고 넓은 테스트패턴지역에 있는 산화막을 제거한다. 그 후 테스트하부전극을 제거할 수 있는 습식각에 의해 넓은 테스트패턴지역에 증착된 테스트하부전극을 제거한다. 그후, 남아 있는 산화막과 제2절연막을 제거하므로서 셀지역에만 하부전극을 남기고 테스트패턴지역에 있는 테스트하부전극은 제거하였다. 이로써, 파티클 소스가 되는 테스트하부전극을 제거하고자 하였다.

그러나, 이 경우 산화막 증착 공정, 포토/식각공정, 산화막 식각공정 및 테스트하부전극의 식각공정이 추가되어 공정이 복잡해지는 문제점이 있고, 추가로 산 화막을 증착하는 과정에서 발생하는 이물들에 의해 제2절연막의 습식딥아웃공정 중 캐패시터간 숏트를 초래하는 문제가 발생한다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀지역에 비해 넓은 테스트패턴지역에 형성되는 테스트하부전극이 후속 실린더 구조를 형성하기 위한 습식딥아웃공정시 파티클소스로 작용하는 것을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 공정을 단순화하면서도 캐패시턴간 숏트를 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 셀지역과 테스트패턴지역이 정의된 반도체 기판 상부에 식각정지막과 절연막을 형성하는 단계, 상기 절연막과 식각정지막을 순차적으로 식각하여 상기 셀지역에 오픈영역을 형성함과 동시에 상기 테스트패턴지역에 테스트오픈영역을 형성하되, 상기 테스트오픈영역의 측벽이 주름을 갖도록 형성하는 단계, 상기 오픈영역과 상기 테스트오픈영역의 내부에 각각 실린더 구조의 하부전극과 주름 구조의 테스트하부전극을 형성하는 단계, 및 상기 절연막을 전면 제거하여 상기 하부전극의 실린더 내벽 및 외벽을 모두 드러내는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.

도 2a에 도시된 바와 같이, 셀지역과 테스트패턴지역이 정의되고, 셀지역에 워드라인, 트랜지스터 및 비트라인 공정이 완료된 반도체 기판(21) 상부에 제1절연막(22)을 형성한 후, 제1절연막(22)을 관통하는 스토리지노드콘택홀을 형성하고, 이 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그(23)를 형성한다. 여기서, 도시되지 않았지만, 제1절연막(22) 형성전에는 통상적으로 워드라인을 포함하는 트랜지스터, 비트라인 공정이 진행되어 있으므로, 제1절연막(22)은 다층 구조이다.

그리고, 스토리지노드콘택플러그(23)는 스토리지노드콘택홀을 채울때까지 전면에 폴리실리콘막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing) 공정을 진행하여 형성한다.

다음으로, 스토리지노드콘택플러그(23)를 포함한 제1절연막(22) 상에 식각정지막(24)을 형성한 후, 식각정지막(24) 상에 하부전극이 형성될 오픈영역을 제공하는 제2절연막(25)을 형성한다. 여기서, 식각정지막(24)은 후속 제2절연막(25)의 식각시 식각배리어 역할을 하는 것으로 실리콘질화막으로 형성하며, 그리고, 캐패시터구조 형성을 위한 제2절연막(25)은 하부전극이 형성될 3차원 구조의 오픈영역을 제공하기 위한 것으로, 제2절연막(26)은 PSG, USG, BPSG 또는 PETEOS 중에서 선택되는 단일 산화막 또는 다중 산화막으로 형성한다. 예컨대, 다중 산화막으로 형성하는 경우, 제2절연막(26)은 습식식각이 잘 되는 PSG 또는 BPSG를 먼저 증착한 후, PSG(BPSG)에 비해 습식식각이 덜 되는 PETEOS의 순서로 적층하여 형성할 수 있다.

바람직하게, 제2절연막(25)의 총 높이는 10000Å∼30000Å으로 한다.

다음으로, 제2절연막(25) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크(26)를 형성한다. 이때, 마스크(26)는 하부전극이 형성될 오픈영역을 정의하기 위한 것이며, 테스트패턴지역에 테스트 오픈영역을 형성하도록 하기 위한 것이다.

이어서, 마스크(26)를 식각마스크로 제2절연막(25)과 식각정지막(24)을 순차적으로 식각하여 셀지역에 캐패시터의 하부전극이 형성될 3차원 구조의 오픈영역(27)을 형성한다. 이때, 테스트패턴지역에는 오픈영역 형성을 위한 포토공정시 하부구조와의 정렬을 위한 목적으로 테스트오픈영역(28)을 형성해주며, 테스트오픈영역(28)의 면적은 셀지역에 형성되는 오픈영역(27)에 비해 넓다. 바람직하게, 테스트오픈영역(28)의 한 변의 길이는 0.5㎛ 이상이다.

상기 셀지역에 형성된 오픈영역(27)은 그 형태가 원형 또는 사각 모양의 콘케이브 구조를 가지며, 테스트오픈영역(28)은 사각 모양의 콘케이브 구조이되, 에지부분이 지그재그 형태의 주름으로 이루어진다.

도 3a는 본 발명의 실시예에 따른 테스트오픈영역의 평면도이고, 도 3b는 도 3의 Ⅰ-Ⅰ'선에 따른 정면도이며, 도 3c는 주름의 폭과 깊이를 나타낸 도면이다.

도 3a 내지 도 3c를 참조하면, 테스트오픈영역(28)은 콘케이브 구조이면서 에지부분(측벽)이 모두 주름(28a) 형태를 갖는다. 상기 주름(28a)의 폭(w)과 주름(28a)의 깊이(d)에 있어서, 주름(28a)의 폭(w)을 좁게하고 깊이(d)를 깊게할수록 하부전극(29) 형성을 위한 에치백공정시 주름(28a)에 의해 테스트 하부전극(30)이 더욱 많이 남아있게 된다. 따라서, 주름(28a)의 폭에 비해 주름(28a)의 깊이를 더욱 깊게 형성한다.

위와 같이, 테스트 오픈영역(28)의 에지부분을 주름(28a)을 갖도록 하므로써 후속 하부전극 형성시에 테스트패턴지역에 테스트하부전극의 하부구조가 넓은 면적을 갖고 고정되게 되어 후속 제2절연막의 제거과정중에 테스트패턴지역에 형성된 테스트하부전극이 휘어지거나 자리를 이탈하지 못하도록 한다.

한편, 주름(28a)은 그 형태가 직사각형 형태의 홈 구조이나, 다른 형태도 가능하다. 예컨대, V자형 홈 구조일 수도 있다. 바람직하게는 주름(28a)은 더 넓은 면적을 확보하기 위해 직사각형 형태의 홈 구조가 지그재그 형태로 배열된 구조로 형성하는 것이 바람직하다. 그리고, 주름(28a)의 폭은 후속 하부전극분리공정의 에치백공정후 주름의 내부 및 아래에 테스트하부전극이 남을만큼 좁게 형성한다. 즉, 주름(28a)의 폭이 넓어지면 주름(28a)의 내부 및 아래에 테스트하부전극이 남지 않을 수 있다.

도 2b에 도시된 바와 같이, 마스크(27)를 스트립한 후, 지그재그 형태의 주름을 갖는 테스트오픈영역(28)과 셀지역의 오픈영역(27)을 포함한 전면에 하부전극용 도전막(폴리실리콘막 또는 금속막)을 증착한 후, 에치백으로 하부전극 분리 공 정을 진행하여 셀지역의 각 오픈영역(27) 내부에 하부전극(29)을 형성함과 동시에 테스트오픈영역(28) 내부에 테스트하부전극(30)을 형성한다.

상기 테스트하부전극(30)은 테스트오픈영역(28)의 주름(28a) 구조에 의해 테스트오픈영역(28)에 많은 양이 남게 되며, 더불어 테스트오픈영역(28)의 주름(28a)에 의해 테스트하부전극(30)또한 측벽이 주름진 형태를 갖는다. 그리고, 테스트하부전극(30)은 셀지역에 형성되는 하부전극(29)과 다르게 바닥이 끊어진 형태를 갖는데, 이는 테스트오픈영역(28)의 변의 길이가 오픈영역(27)에 비해 훨씬 길기 때문이며, 이로써 에치백공정시 테스트하부전극(30)의 바닥부분이 끊어진다.

상술한 테스트 하부전극(30)은 에치백공정 후 하부전극(29)의 공정이상 여부를 확인하기 위해 두께를 측정하는 테스트패턴이다.

한편, 하부전극 분리 공정의 에치백 공정시에 셀지역의 하부전극(29)을 보호하기 위해 보호막(31)을 셀지역의 오픈영역(27) 내부에만 잔류시킨 후 에치백공정을 진행한다. 여기서, 보호막(31)은 USG와 같은 산화막을 이용하는데, 산화막을 이용하는 이유는 후속 습식딥아웃공정시에 동시에 제거가 용이하기 때문이다. 그리고, 상기 보호막(31)을 그 적용을 생략해도 무방하다.

도 2c에 도시된 바와 같이, 불산(HF) 용액 또는 BOE 용액을 이용한 습식딥아웃 공정을 통해 제2절연막(25)은 물론 희생막(31)까지 모두 제거한다. 이는 제2절연막(25)의 전면제거과정이다. 이와 같이 제2절연막(25)과 희생막(31)을 모두 제거하므로써, 셀지역에 형성된 하부전극(27)의 내벽 및 외벽이 모두 드러나게 된다. 따라서, 하부전극(27)은 실린더 구조의 하부전극이 된다.

상술한 제2절연막(25)의 전면 제거 과정 중에 테스트 오픈영역(28)에 형성된 테스트 하부전극(30)이 쓰러지거나 이탈하지 않는다. 이는 주름진 테스트오픈영역(28)에 의해 테스트 하부전극(30)이 주름을 갖게 되어, 테스트 하부전극(30)이 하부지역에 더욱 견고하게 고정되고 있기 때문이다. 다시 말하면, 주름 구조에 의해 테스트하부전극(30)의 바닥지역이 더 넓은 면적을 갖고 식각정지막(24) 상에 고정되어 있으므로, 제2절연막(25)의 습식딥아웃 공정시에 쓰러지거나 이탈하지 않는다. 또한, 습식딥아웃 공정후에 잔류하는 식각정지막(24)이 테스트하부전극(30)의 아래 측벽을 지지해주고 있으므로, 더욱 쓰러지거나 이탈하지 않는다.

후속 공정으로, 도시하지 않았지만 셀지역에 유전막과 상부전극을 순차적으로 형성한다.

도 4a는 테스트하부전극이 형성된 상태를 나타낸 정면도이고, 도 4b는 습식딥아웃공정후에 테스트하부전극이 남아있는 상태를 나타낸 정면도이다.

도 4a 및 도 4b에 도시된 것처럼, 테스트하부전극(30)이 테스트오픈영역(28)의 주름(28a)에 채워지는 형태를 갖게 됨에 따라, 습식딥아웃 공정시에도 쓰러지거나 이탈하지 않고 그대로 잔류하고 있음을 알 수 있다.

상술한 실시예에 따르면, 본 발명은 테스트패턴지역에 잔류하고 있는 테스트하부전극을 제거하기 위한 추가의 공정, 예컨대, 산화막 증착 공정, 포토/식각공정, 산화막 식각공정 및 테스트하부전극의 식각공정을 진행하지 않아도 되므로 공정이 매우 단순해진다.

또한, 본 발명은 테스트패턴지역에 형성되는 테스트하부전극을 측벽이 주름 을 갖도록 형성하므로써 하부구조 상에서 더욱 넓은 면적으로 고정되도록 하므로써 후속 습식딥아웃공정시에 쓰러지거나 이탈하지 않아 파티클 소스를 근본적으로 방지한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다

상술한 본 발명은 테스트패턴지역에 형성되는 테스트하부전극이 셀지역에서 실린더 구조의 하부전극을 형성하기 위해 진행하는 습식딥아웃공정시에 쓰러지거나 이탈하는 것을 방지하므로써 파티클소스를 근본적으로 방지할 수 있는 효과가 있다.

또한, 본 발명은 테스트하부전극을 제거하기 위한 별도의 추가 공정을 진행하지 않아도 되므로, 공정이 단순해져 투자비용을 감소시킬 수 있는 효과가 있다.

Claims (7)

1. 셀지역과 테스트패턴지역이 정의된 반도체 기판 상부에 식각정지막과 절연막을 형성하는 단계;

   상기 절연막과 식각정지막을 순차적으로 식각하여 상기 셀지역에 오픈영역을 형성함과 동시에 상기 테스트패턴지역에 테스트오픈영역을 형성하되, 상기 테스트오픈영역의 측벽이 지그재그 형태의 주름을 갖도록 형성하는 단계;

   상기 오픈영역과 상기 테스트오픈영역의 내부에 각각 실린더 구조의 하부전극과 주름 구조의 테스트하부전극을 형성하는 단계; 및

   상기 절연막을 전면 제거하여 상기 하부전극의 실린더 내벽 및 외벽을 모두 드러내는 단계

   를 포함하는 캐패시터의 제조 방법.
2. 제1항에 있어서,

   상기 테스트오픈영역의 주름은 일정 폭과 일정 깊이를 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
3. 제2항에 있어서,

   상기 주름은, 폭에 비해 깊이를 더욱 깊게 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제3항에 있어서,

   상기 주름은, 직사각형 홈 구조가 지그재그 형태로 배열된 구조로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
5. 제2항에 있어서,

   상기 주름의 폭은 상기 테스트하부전극이 상기 주름의 내부 및 아래에 잔류하도록 하는 폭을 갖는 것을 특징으로 하는 캐패시터의 제조 방법.
6. 제1항에 있어서,

   상기 하부전극과 주름 구조의 테스트하부전극을 형성하는 단계는,

   상기 오픈영역과 상기 테스트오픈영역을 포함한 전면에 도전막을 증착하는 단계; 및

   상기 도전막을 에치백하는 단계

   를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
7. 제6항에 있어서,

   상기 도전막을 에치백하기 전에,

   상기 셀지역의 오픈영역 내의 도전막 상에 산화막으로 된 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.

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