KR100632592B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 전하저장전극 영역을 정의하기 위한 산화막형성과 셀별 분리 공정을 두차례 진행하여 이중 실린더형 전하저장전극을 형성하였으므로, 이중 실린더로서 실린더의 높이를 감소시킬 수 있어 식각 공정이 용이하고, 리플레쉬 특성이 향상되며, 단차에 의한 불량 발생이 방지되고, 쓰러짐이나 셀간 단락도 감소되고, 내측 실린더에 쓰러짐이 발생하여도 외곽실린더가 이를 지지하여 주므로 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.

도 2는 종래 기술에 따른 패턴 불량이 발생된 반도체소자의 샘사진.

도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 40 : 반도체기판 12, 42 : 층간절연막

14, 44 : 콘택 플러그 16, 46 : 질화막

18, 48, 56 : 산화막 20 : 하드 마스크층

22 : 감광막 패턴 24, 50, 58 : 콘택홀

26 : 전하저장전극 28, 64 : 유전막

30, 66 : 플레이트전극 52 : 제1다결정실리콘층

54 : 제1강화층 60 : 제2다결정실리콘층

62 : 제2강화층

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 실린더형 캐패시터에서 전하저장전극을 이중 실린더 형상으로 형성하여 전하저장전극의 높이를 감소시켜 셀영역과 주변회로영역간의 단차를 감소시켜 단차에 의한 불량 발생을 방지하고, 높이에 의한 불량 발생도 방지하며, 정전용량 확보가 용이하여 리플레쉬 특성이 향상되고, 전하저장전극의 쓰러짐등의 불량 발생을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18) 및 하드 마스크층(20)을 순차적으로 형성한 후, 상기 하드마스크층(20)상에 전하저장전극 식각 마스크인 감광막 패턴(22)을 형성한다. (도 1a 참조).

그후, 상기 감광막 패턴(22)을 마스크로 하드마스크층(20)과 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(24)을 형성하고, 상기 감광막 패턴(22)을 제거한다. 이때 상기 하드마스크층(20)도 함께 제거된다. (도 1b 참조).

그다음 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층을 도포하고, 상기 산화막(18) 상부의 다결정실리콘층을 제거하여 셀별로 분리시켜 전하저장전극(26)을 형성한다. (도 1c 참조).

그후, 상기 전하저장전극(26)의 양면을 모두 사용하기 위하여 상기 산화막(18)의 나머지 부분을 제거하여 전하저장전극(26)의 양면을 노출시킨 후, 상기 전하저장전극(26)의 표면에 유전막(28)과 플레이트전극(30)을 형성하여 캐패시터를 완성한다. (도 1d 참조).

상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 정전용량 확보를 위하여 상기 산화막의 두께가 증가되어 한번의 식각 공정을 패턴닝하기가 갈수록 어려워지고 있으며, 전하저장전극의 양면을 모두 이용하기 위하여 산화막 패턴을 제거하는 습식 식각 공정시 식각 용액이나 세정 용액의 표면장력등에 영향을 받아 전하저장전극이 휘어져 도 2에서와 같은 쓰러짐이나 셀간 단락등의 불량이 발생되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전하저장전극을 높이 형성하지 않아 패턴 쓰러짐등을 방지할 수 있으며, 정전용량 도 용이하게 확보할 수 있는 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,

반도체기판상에 층간절연막을 형성하는 공정과,

상기 층간절연막 상에 제1절연막을 형성하는 공정과,

상기 제1절연막을 선택식각하여 전하저장전극 영역을 정의하는 제1콘택홀을 형성하는 공정과,

상기 제1콘택홀의 내부에 실린더 형상의 제1도전층 패턴을 형성하되, 내부에 강화층 패턴이 형성되도록하는 공정과,

상기 구조의 전표면에 제2절연막을 형성하는 공정과,

상기 제1도전층 패턴의 내측 하부면 상의 제2절연막 및 강화층 패턴을 순차적으로 식각하여 제1도전층 패턴의 하부면 일부를 노출시키는 제2콘택홀을 형성하되, 상기 제2콘택홀은 상기 제1콘택홀에 비해 깊게 형성되는 공정과,

상기 제2콘택홀의 내측에 상기 제1도전층패턴과 연결되는 제2도전층 패턴을 형성하는 공정을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 층간절연막 상에 하드마스크층이 구비되고, 상기 제1 및 제2절연막이 산화막 재질이며, 제1콘택홀 깊이는 상기 제2콘택홀 깊이의 30∼60% 인 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 3a 내지 도 3e는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(40)상에 전하저장전극용 콘택 플러그(44)를 구비하는 층간절연막(42)을 형성하고, 상기 층간절연막(42)상에 식각장벽인 질화막(46)과 제1산화막(48) 및 질화막이나 다결정실리콘 재질의 하드 마스크층(도시되지 않음)을 순차적으로 형성하고, 상기 하드마스크층상에 전하저장전극영역 정의를 위한 식각 마스크인 감광막 패턴을 이용한 사진식각 공정으로 상기 하드마스크층과 그 하부의 제1산화막(48) 및 질화막(46)을 순차적으로 패턴닝하여 상기 콘택플러그(44) 상부를 노출시키는 전하저장전극용의 제1 콘택홀(50)을 형성한다. 이때 식각 공정에서 상기 감광막 패턴과 하드마스크층이 제거된다. 또한 상기 제1산화막(48)은 형성하고자하는 전하저장전극 높이의 40∼60% 정도의 높이가 되게한다. (도 3a 참조).

그다음 상기 구조의 전표면에 전하저장전극용 도전물질, 예를 들어 제1다결정실리콘층(52)을 도포하고, 전면에 화학기계적 연마 공정시의 실린더 형상 보호를 위한 제1강화층(54)을 SOG나 감광막등의 재질로 형성한 후, 상기 제1강화층(54) 부터 CMP나 에치백등의 방법으로 평탄화 식각하여 도전물질을 셀별로 분리시켜 실린더 형상의 제1다결정실리콘층(52) 패턴을 형성한다. 이때 상기 실린더의 내부에 제1강화층(54)의 일부가 남게된다.

그후, 상기 구조의 전표면에 제2산화막(56)을 형성한다. (도 3b 참조).

그다음 제1다결정실리콘층(52) 패턴의 내측에 다른 실린더를 형성하기 위한 사진식각 공정으로 제2 및 제1산화막(56), (48)을 순차적으로 식각하여 제1다결정실리콘층(54)의 실린더 저부면를 노출시키는 제2 콘택홀(58)을 형성한다. (도 3c 참조).

그후, 상기 구조의 전표면에 제2다결정실리콘층(60)을 도포하고, 전면에 제2강화층(62)을 형성한다. (도 3d 참조).

그다음 상기 제2강화층(62)과 제2다결정실리콘층(60)을 CMP나 에치백 방법으로 평탄화 식각하여 상기 제1다결정실리콘층(52) 패턴의 내부에 실린더 형상의 제2다결정실리콘층(60) 패턴을 형성한 후, 상기 제2 및 제1 강화층(62), (54)과 제2 및 제1산화막(56), (48)을 모두 제거하여 이중 실린더 형상의 전하저장전극을 형성한다. (도 3e 참조).

그후, 상기 전하저장전극의 표면에 유전막(64)과 플레이트전극(66)을 형성하여 캐패시터를 완성한다. (도 3f 참조).

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 전하저장전극 영역을 정의하기 위한 산화막형성과 셀별 분리 공정을 두차례 진행하여 이중 실린더형 전하저장전극을 형성하였으므로, 이중 실린더로서 실린더의 높이를 감소시킬 수 있어 식각 공정이 용이하고, 리플레쉬 특성이 향상되며, 단차에 의한 불량 발생이 방지되고, 쓰러짐이나 셀간 단락도 감소되고, 내측 실린더에 쓰러짐이 발생하여도 외곽실린더가 이를 지지하여 주므로 공정 수율 및 소자 동 작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 반도체기판상에 층간절연막을 형성하는 공정과,

   상기 층간절연막 상에 제1절연막을 형성하는 공정과,

   상기 제1절연막을 선택식각하여 전하저장전극 영역을 정의하는 제1콘택홀을 형성하는 공정과,

   상기 제1콘택홀의 내부에 실린더 형상의 제1도전층 패턴을 형성하되, 내부에 강화층 패턴이 형성되도록하는 공정과,

   상기 구조의 전표면에 제2절연막을 형성하는 공정과,

   상기 제1도전층 패턴의 내측 하부면 상의 제2절연막 및 강화층 패턴을 순차적으로 식각하여 제1도전층 패턴의 하부면 일부를 노출시키는 제2콘택홀을 형성하되, 상기 제2콘택홀은 상기 제1콘택홀에 비해 깊게 형성되는 공정과,

   상기 제2콘택홀의 내측에 상기 제1도전층패턴과 연결되는 제2도전층 패턴을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 층간절연막 상에 하드마스크층이 구비되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 제1 및 제2절연막이 산화막 재질인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 제1콘택홀 깊이는 상기 제2콘택홀 깊이의 30∼60% 인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.

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