KR20040061839A - 반도체소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 전하저장전극 영역을 정의하기 위한 식각방지막과 산화막을 이층으로 형성하고 전하저장전극을 셀별로 형성한 후, 상부의 산화막만을 제거하고 하부의 산화막은 남아 전하저장전극을 지지하도록 하였으므로, 산화막 제거시의 습식 공정에서의 전하저장전극의 쓰러짐이나 셀간 단락등의 패턴 불량이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 캐패시터 제조방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 특히 실린더형 캐패시터에서 전하저장전극의 지지막을 확보하여 쓰러짐에 의한 패턴불량을 방지할 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.

일반적으로 DRAM의 기억 소자에서 캐패시터는 정보를 기억하고 판독하기 위해 일정량의 전하를 저장하는 기능을 수행한다. 따라서 캐패시터는 충분한 정전용량을 확보하여야하고, 누설전류가 적은 유전체막의 절연 특성을 가져야하며, 장시간 반복사용되는데 대한 신뢰성도 함께 지니고 있어야한다.

캐패시터의 정전용량은 표면적에 비례하고, 유전막의 두께에 반비례하는데, 소자가 고집적화되어감에 따라 단위 소자의 할당 면적이 감소되므로 캐패시터의 정전용량 확보가 점차 어려워지고 있으며, 이를 위하여 캐패시터의 높이는 증가되고, 인접 셀과의 공정 마진도 감소되고 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(10)상에 전하저장전극 콘택 플러그(14)를 구비하는 층간절연막(12)을 형성하고, 상기 층간절연막(12)상에 식각장벽인 질화막(16)과 희생막인 산화막(18) 및 하드 마스크층(20)을 순차적으로 형성한 후, 상기 하드마스크층(20)상에 전하저장전극 식각 마스크인 감광막 패턴(22)을 형성한다. (도 1a 참조).

그후, 상기 감광막 패턴(22)을 마스크로 하드마스크층(20)과 산화막(18) 및 질화막(16)을 순차적으로 식각하여 상기 콘택플러그(14)를 노출시키는 전하저장전극용 콘택홀(24)을 형성하고, 상기 감광막 패턴(22)을 제거한다. 이때 상기 하드마스크층(20)도 함께 제거된다. (도 1b 참조).

그다음 상기 구조의 전표면에 전하저장전극이 되는 다결정실리콘층을 도포하고, 상기 산화막(18) 상부의 다결정실리콘층을 제거하여 셀별로 분리시켜 전하저장전극(26)을 형성한다. (도 1c 참조).

상기와 같은 종래 기술에 따른 반도체소자의 캐패시터 제조방법은, 캐패시터의 정전용량 확보를 위하여 상기 산화막의 두께가 증가되어 한번의 식각 공정을 패턴닝하기가 갈수록 어려워지고 있으며, 전하저장전극의 양면을 모두 이용하기 위하여 산화막 패턴을 제거하는 습식 식각 공정시 식각 용액이나 세정 용액의 표면장력등에 영향을 받아 전하저장전극이 휘어져 서로 단락되는등의 불량이 발생되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전하저장전극을 높이 형성하여도 패턴 쓰러짐등을 방지할 수 있어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 있다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 캐패시터 제조공정도.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10, 40 : 반도체기판 12, 42 : 층간절연막

14, 44 : 콘택 플러그 16, 46, 50 : 질화막

18, 48, 52 : 산화막 20, 54 : 하드 마스크층

22, 56 : 감광막 패턴 24, 58 : 콘택홀

26, 60 : 전하저장전극

본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자의 캐패시터 제조방법의 특징은,

반도체기판상에 층간절연막을 형성하는 공정과,

상기 층간절연막 상에 제1식각장벽층, 제1절연막, 제2식각장벽층 및 제2절연막을 순차적으로 형성하는 공정과,

상기 제2절연막에서 제1식각장벽층까지 순차적으로 선택식각하여 전하저장전극 영역을 정의하는 콘택홀을 형성하는 공정과,

상기 콘택홀의 내부에 전하저장전극을 형성하는 공정과,

상기 제1절연막을 제거하는 공정을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 산화막 패턴 상에 하드마스크층이 구비되고, 상기 제1 및 제2식각장벽층이 질화막 재질이며, 상기 제1 및 제2절연막이 산화막 재질인 것을 특징으로 한다.

이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.

먼저, 반도체기판(40)상에 전하저장전극용 콘택 플러그(44)를 구비하는 층간절연막(42)을 형성하고, 상기 층간절연막(42)상에 식각장벽인 제1질화막(46)과 제1 산화막(48), 식각장벽인 제2질화막(50), 제2산화막(52) 및 질화막이나 다결정실리콘 재질의 하드 마스크층(54)을 순차적으로 형성하고, 상기 하드마스크층(54)상에 전하저장전극영역 정의를 위한 식각 마스크인 감광막 패턴(56)을 형성한다. 여기서 상기 제1 및 제2 산화막(48),(52)은 서로 동일한 재질이거나 식각선택비차를 가지는 다른 재질의 층들로 형성한다. 상기 하드마스크층(54)은 형성하지 않을 수도 있다. (도 2a 참조).

그다음 상기 감광막 패턴(56)을 마스크로 상기 하드마스크층(54)과 그 하부의 제2 산화막(52)에서 제1질화막(46) 까지를 순차적으로 식각하여 상기 콘택플러그(44) 상부를 노출시키는 전하저장전극용 콘택홀(58)을 형성한다. 이때 상기 감광막 패턴(56)과 하드마스크층(54)이 제거된다. (도 2b 참조).

그다음 상기 구조의 전표면에 전하저장전극용 도전물질, 예를 들어 다결정실리콘층을 도포하고, 상기 제2산화막(52) 상부의 다결정실리콘층을 제거하여 셀별로 분리시켜 전하저장전극(60)을 형성한다. 상기에서 셀 분리 방법으로는 감광막 전면 도포한 후, CMP하여 분리시키거나, 에치백하여 분리시키는 방법을 사용한다. (도 2c 참조).

그후, 상기 제2산화막(49)을 제거하여 전하저장전극(56)의 양측을 이용할 수 있록한다. 이때 상기 제1질화막(46)과, 제1산화막(48)과 제2질화막(50)이 남아 있어 전하저장전극(60)의 쓰러짐이 방지된다. (도 2d 참조).

또한 본 발명의 다른 실시예로서, 상기 제2질화막(50)이 제거되도록할 수도 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 전하저장전극 영역을 정의하기 위한 식각방지막과 산화막을 이층으로 형성하고 전하저장전극을 셀별로 형성한 후, 상부의 산화막만을 제거하고 하부의 산화막은 남아 전하저장전극을 지지하도록 하였으므로, 산화막 제거시의 습식 공정에서의 전하저장전극의 쓰러짐이나 셀간 단락등의 패턴 불량이 방지되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (4)

1. 반도체기판상에 층간절연막을 형성하는 공정과,

   상기 층간절연막 상에 제1식각장벽층, 제1절연막, 제2식각장벽층 및 제2절연막을 순차적으로 형성하는 공정과,

   상기 제2절연막에서 제1식각장벽층까지 순차적으로 선택식각하여 전하저장전극 영역을 정의하는 콘택홀을 형성하는 공정과,

   상기 콘택홀의 내부에 전하저장전극을 형성하는 공정과,

   상기 제1절연막을 제거하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 산화막 패턴 상에 하드마스크층이 구비되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 제1 및 제2식각장벽층이 질화막 재질인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 제1 및 제2절연막이 산화막 재질인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.