KR20000027793A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 셀부와 동시에 캐패시터 형성공정을 진행하되, 희생절연막을 노출시키는 공정시 스크라이브 라인 ( scribe line ) 영역이나 비.이.알 ( edge bead remove, 이하에서 EBR 이라 함 ) 영역 상부를 감광막으로 도포하여 희생절연막의 노출을 방지하는 동시에 후속공정으로 실시되는 희생절연막의 제거공정시 스크라이브라인 영역과 EBR 영역의 하부로 언더컷이 구비되는 현상을 방지하여 후속공정시 도전층 잔류물이 유발되지않도록 함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하는 동시에 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 기술이다.

Description

반도체소자의 캐패시터 형성방법

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 표면적이 증가된 실린더형 저장전극 형성공정시 스크라이브 라인 ( scribe line ) 이나 비.이.알 ( edge bead remove, 이하에서 EBR 이라 함 ) 영역에서 저장전극용 도전층의 잔류물이 유발되는 현상을 방지하여 소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.

종래기술에서는 일반적으로 실린더형 저장전극 사용하여 고집적화된 반도체소자에 적용하였다.

이하, 첨부된 도면을 참고로 하여 종래기술을 상세히 설명하기로 한다.

도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서,부분은 캐패시터가 구비되는 셀부분을 도시하고,부분은 정렬키가 구비되는 스크라이브 라인 영역을 도시하며,부분은 EBR 영역을 도시한다.

먼저, 반도체기판(31) 상부에 소정의 하부구조물(도시안됨)을 형성하고 그 상부를 평탄화시키는 하부절연층(33)을 형성한다. 이때, 상기 하부절연층(33)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.

그리고, 상기 하부절연층(33) 상부에 제1감광막패턴(37)을 형성한다. 이때, 상기 제1감광막패턴(37)은 셀영역인부분에서는 콘택홀을 형성할 수 있도록 형성되고, 스크라이브라인 영역인부분에서는 정렬키를 형성할 수 있도록 형성된 것이다.

그 다음에, 상기 제1감광막패턴(35)을 이용한 식각공정으로 하부절연층(33)을 식각하여 셀부에 캐패시터 콘택홀(37)을 형성하는 동시에 스크라이브라인 영역에 박스인 박스 ( box in box ) 형태의 바깥 박스를 형성한다. (도 1a)

그리고, 상기 콘택홀(37)을 포함한 전체표면상부에 제1다결정실리콘막(39)을 일정두께 형성하고, 그 상부에 희생산화막(41)을 PSG 절연막으로 형성한다.

그 다음, 전체표면상부에 제2감광막패턴(43)을 형성한다. 이때, 상기 제2감광막패턴(43)은 셀부에 저장전극을 형성할 수 있도록 형성되는 동시에 스크라이브라인 영역에 안박스를 형성할 수 있도록 형성된 것이다. (도 1b)

그리고, 상기 제2감광막패턴(43)을 마스크로하여 상기 상기 희생산화막(41)과 제1다결정실리콘막(39)을 증착된 두께만큼 이방성식각한다.

이로인하여, 상기 스크라이브라인 영역의 바깥박스 부분, 즉 식각된 하부절연층(33) 측벽에 제1다결정실리콘막(39)과 희생산화막(41)의 적층구조로 스페이서가 구비되고, 중앙부에 안박스에 해당되는 제1다결정실리콘막(39)과 희생산화막(41)의 적층구조가 구비된다. (도 1c)

그 다음에, 상기 제2감광막패턴(43)을 제거하고, 전체표면상부에 제2다결정실리콘막(45)을 일정두께 형성하고 이를 이방성식각하여 상기 반도체기판(11) 상측의 구조물 측벽에 제2다결정실리콘막(45) 스페이서를 형성한다. (도 1d)

그리고, 상기 희생산화막(41)을 타층과의 식각선택비 차이를 이용하여 제거한다. 이때, 상기 제1,2다결정실리콘막(39,45)의 하부로 언더컷(47)을 형성한다. 물론, 상기 스크라이브라인이나 EBR 영역의 제2다결정실리콘막(45) 하부로 언더컷이 유발된다.

여기서, 상기 스크라이브라인이나 EBR 영역의 희생산화막(41) 스페이서가 제거되고, 얇은 두께의 제2다결정실리콘막(45) 스페이서가 남게 된다.

이때, 상기 제2다결정실리콘막(45) 스페이서는 후속공정시 떨어져나가 브릿지 ( bridge ) 등의 원인이 되어 소자의 특성열화를 유발될 수 있다. (도 1e)

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 셀부에 실린더형 저장전극을 형성할 수 있으나, 그크라이브영역이나 EBR 영역에 도전층 잔류물이 남게되어 후속공정시 브릿지 현상을 유발시킬 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 스크라이브라인이나 EBR 영역의 도전층 잔류물이 남지않도록 하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는 동시에 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e 는 종래기술의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.

〈도면의 주요주분에 대한 부호의 설명〉

11,31 : 반도체기판 13,33 : 하부절연층

15,37 : 콘택홀 17,39 : 제1다결정실리콘막

19,41 : 희생산화막 21,45 : 제2다결정실리콘막

23 : 제3감광막패턴 25,47 : 언더컷

35 : 제1감광막패턴 43 : 제2감광막패턴

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,

반도체소자의 캐패시터 형성방법에 있어서,

반도체기판 상부에 하부절연층을 형성하고 패터닝하여 셀부에 캐패시터 콘택홀을 형성하는 동시에 스크라이브라인 영역에 박스 인 박스 형태를 갖는 정렬마크의 바깥박스를 형성하는 공정과,

상기 구조 전표면에 제1도전층과 희생절연막의 적층구조를 형성하는 공정과,

상기 적층구조를 패터닝하여 상기 셀부에 희생절연막과 제1도전층의 적층구조를 형성하는 동시에 스크라이브라인 영역에 희생절연막과 제1도전층 적층구조의 안박스를 형성하되, 바깥박스의 측벽에 제1도전층과 희생절연막 적층구조의 스페이서가 구비되도록 하는 공정과,

전체표면상부에 제2도전층을 형성하는 공정과,

상기 스크라이브라인 영역과 EBR 영역 상에 감광막패턴을 형성하는 공정과,

상기 감광막패턴을 마스크로 하여 상기 제2도전층을 식각하여 상기 희생절연막과 제1도전층의 적층구조 측벽에 제2도전층 스페이서를 형성하는 동시에 셀부의 희생절연막을 노출시키는 공정과,

상기 감광막패턴을 제거하고, 상기 셀부의 희생절연막을 제거하여 셀부에 실린더형 저장전극을 형성하는 동시에 스크라이브라인 영역에 박스 인 박스 형태의 정렬마크를 형성하되, 상기 도전층의 하부로 언더컷이 구비되는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2c 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도로서,부분은 캐패시터가 구비되는 셀부분을 도시하고,부분은 정렬키가 구비되는 스크라이브 라인 영역을 도시하며,부분은 EBR 영역을 도시한다.

먼저, 반도체기판(11) 상부에 소정의 하부구조물(도시안됨)을 형성하고 그 상부를 평탄화시키는 하부절연층(13)을 형성한다. 이때, 상기 하부절연층(13)은 BPSG 와 같이 유동성이 우수한 절연물질로 형성한다.

그리고, 상기 하부절연층(13) 상부에 제1감광막패턴(도시안됨)을 형성한다. 이때, 상기 제1감광막패턴은 셀영역인부분에서는 콘택홀을 형성할 수 있도록 형성되고, 스크라이브라인 영역인부분에서는 정렬키를 형성할 수 있도록 형성된 것이다.

그 다음에, 상기 제1감광막패턴을 이용한 식각공정으로 하부절연층(33)을 식각하여 셀부에 캐패시터 콘택홀(15)을 형성하는 동시에 스크라이브라인 영역에 박스인 박스 ( box in box ) 형태의 바깥 박스를 형성한다.

그리고, 상기 콘택홀(15)을 포함한 전체표면상부에 제1다결정실리콘막(17)을 일정두께 형성하고, 그 상부에 희생산화막(19)을 PSG 절연막으로 형성한다.

그 다음, 전체표면상부에 제2감광막패턴(도시안됨)을 형성한다. 이때, 상기 제2감광막패턴은 셀부에 저장전극을 형성할 수 있도록 형성되는 동시에 스크라이브라인 영역에 안박스를 형성할 수 있도록 형성된 것이다.

그리고, 상기 제2감광막패턴을 마스크로하여 상기 상기 희생산화막(19)과 제1다결정실리콘막(21)을 증착된 두께만큼 이방성식각한다.

이로인하여, 상기 스크라이브라인 영역의 바깥박스 부분, 즉 식각된 하부절연층(13) 측벽에 제1다결정실리콘막(17)과 희생산화막(19)의 적층구조로 스페이서가 구비되고, 중앙부에 안박스에 해당되는 제1다결정실리콘막(17)과 희생산화막(19)의 적층구조가 구비된다.

그 다음에, 상기 제2감광막패턴을 제거하고, 전체표면상부에 제2다결정실리콘막(21)을 일정두께 형성한다.

그리고, 상기 스크라이브영역과 EBR 영역을 도포하는 제3감광막패턴(23)을 형성한다. 이때, 상기 제3감광막패턴(23)은 상기 스크라이브영역과 EBR 영역을 제외한 타측은 모두 노출시킨 것이다. (도 2a)

그 다음에, 상기 제3감광막패턴(23)을 마스크로하여 상기 제2다결정실리콘막(21)을 건식식각하여 상기 셀부분의 제1다결정실리콘막(17)과 희생산화막(19) 측벽에 제2다결정실리콘막(21) 스페이서를 형성한다.

그리고, 상기 제3감광막패턴(23)을 제거한다. (도 2b)

그 다음에, 상기 희생산화막(19)을 습식방법으로 제거하되, 타층과의 식각선택비 차이를 이용하여 실시함으로써 다결정실리콘막(17,21) 하부로 언더컷(25)을 형성하여 셀부에 표면적이 증가된 저장전극을 형성한다. (도 2c)

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 셀부를 제외한 스크라이브라인 영역이나 EBR 영역에 도전층 잔류물이 남는 것을 방지하여 그로 인한 문제점 유발을 방지함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보하여 반도체소자의 고집적화를 가능하게 하는 동시에 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (1)

1. 반도체소자의 캐패시터 형성방법에 있어서,

   반도체기판 상부에 하부절연층을 형성하고 패터닝하여 셀부에 캐패시터 콘택홀을 형성하는 동시에 스크라이브라인 영역에 박스 인 박스 형태를 갖는 정렬마크의 바깥박스를 형성하는 공정과,

   상기 구조 전표면에 제1도전층과 희생절연막의 적층구조를 형성하는 공정과,

   상기 적층구조를 패터닝하여 상기 셀부에 희생절연막과 제1도전층의 적층구조를 형성하는 동시에 스크라이브라인 영역에 희생절연막과 제1도전층 적층구조의 안박스를 형성하되, 바깥박스의 측벽에 제1도전층과 희생절연막 적층구조의 스페이서가 구비되도록 하는 공정과,

   전체표면상부에 제2도전층을 형성하는 공정과,

   상기 스크라이브라인 영역과 EBR 영역 상에 감광막패턴을 형성하는 공정과,

   상기 감광막패턴을 마스크로 하여 상기 제2도전층을 식각하여 상기 희생절연막과 제1도전층의 적층구조 측벽에 제2도전층 스페이서를 형성하는 동시에 셀부의 희생절연막을 노출시키는 공정과,

   상기 감광막패턴을 제거하고, 상기 셀부의 희생절연막을 제거하여 셀부에 실린더형 저장전극을 형성하는 동시에 스크라이브라인 영역에 박스 인 박스 형태의 정렬마크를 형성하되, 상기 도전층의 하부로 언더컷이 구비되는 공정을 포함하는 반도체소자의 캐패시터 형성방법.