KR20050041682A - 캐패시터의 스토러지 노드 전극 형성 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 스토러지 노드 전극 형성 방법에 관한 것으로, 스토러지 노드 전극을 실린더 구조로 형성함에 있어, 캡 산화막에 다수의 개구부를 형성하고, 개구부 저면에 식각 정지막이 존재하는 상태에서 HF 계열의 식각 용액으로 과도 세정 공정을 실시하여 개구부의 면적을 넓히고, 노출된 식각 정지막을 제거하고, 스토러지 노드 전극용 물질을 증착하기 직전에 개구부 저면에 노출된 스토러지 노드 콘택 플러그의 자연 산화막을 제거하기 위하여 전세정 공정을 실시하고, 이후 개구부들 각각에 스토러지 노드 전극을 형성하므로, 식각 정지막 하부의 층간 절연막이 과도 세정 공정 동안에는 식각 손실이 발생되지 않고 전세정 공정 동안에만 미약하게 식각 손실이 발생되어 스토러지 노드 전극과 이에 이웃하는 스토러지 노드 전극 사이 및 스토러지 노드 전극과 이의 하부에 형성된 비트라인 사이에 브릿지 현상이나 기생 캐패시턴스의 발생을 억제시킬 수 있다.
Description
본 발명은 캐패시터의 스토러지 노드 전극 형성 방법에 관한 것으로, 특히 캐패시턴스(capacitance)를 증가시키기 위해 스토러지 노드 전극이 형성될 캡 산화막의 개구부의 면적을 넓히면서 하부층인 층간 절연막의 식각 손실(etch loss)을 최소화할 수 있는 캐패시터의 스토러지 노드 전극 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 단위 셀에 할당되는 면적이 감소하고 있다. 캐패시터를 포함하는 단위 셀에서, 소자의 특성은 캐패시터의 캐패시턴스에 의해 크게 영향을 받는다. 이에 캐패시터의 캐패시턴스를 증가시키기 위한 각종 연구가 진행되어 오고 있다. 이러한 연구는 첫째 캐패시터의 유효 표면적을 증가시키는 방법, 둘째 양 전극 사이에 위치하는 유전막을 박막화하는 방법, 셋째 유전막을 캐패시턴스가 큰 물질로 구성하는 방법을 이용하여 진행되어 왔다.
위의 세 가지 방법 중 둘째 방법은 반도체 소자의 신뢰성을 저하시키는 문제가 있어 개발의 한계가 있으며 셋째 방법은 새로운 캐패시터의 제조 공정을 개발해야하는 부담이 있다. 이에 반해 첫째 방법은 전술한 두 가지 방법의 문제점을 고려해 볼 때, 고집적 반도체 소자의 캐패시터 제조에 가장 적합한 방법으로 알려져 있다. 유효 표면적을 증가시키기 위해, 캐패시터의 스토러지 노드 전극이 핀 구조, 실린더 구조 또는 트렌치 구조와 같은 3차원적인 입체 구조를 갖도록 구성하고 있다.
도 1a 내지 도 1e는 실린더 구조를 갖는 종래 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 소자 분리막, 트랜지스터 등 반도체 소자를 구성하기 위한 요소들이 형성된 반도체 기판(11) 상에 제 1 층간 절연막(12)을 형성하고, 제 1 층간 절연막(12)의 일부분을 식각하여 다수의 콘택홀을 형성한 후, 콘택홀들 내부에 도전성 물질을 채워 다수의 콘택 플러그(contact plug; 13)를 형성한다. 콘택 플러그들(13)을 포함한 제 1 층간 절연막(12) 상에 비트 라인들(14)을 형성하고, 비트 라인들(14)을 포함한 제 1 층간 절연막(12) 상에 제 2 층간 절연막(15)을 형성한다. 제 2 층간 절연막(15)의 일부분을 식각하여 콘택 플러그들(13) 각각에 콘택홀들을 형성한 후, 콘택홀들 내부에 도전성 물질을 채워 콘택 플러그들(13) 각각에 연결되는 다수의 스토러지 노드 콘택 플러그(16)를 형성한다. 스토러지 노드 콘택 플러그들(16)을 포함한 제 2 층간 절연막(15) 상에 질화물질로 식각 정지막(etch stop layer; 17)을 형성하고, 그 상부에 스토러지 노드 전극이 형성될 캡 산화막(cap oxide layer; 18)을 형성한다. 포토리소그라피 공정 및 식각 공정을 통해 스토러지 노드 전극이 형성될 부분이 개방된(open) 하드 마스크층(19)을 캡 산화막(18) 상에 형성한다. 하드 마스크층(19)은 캡 산화막(18)과 식각 선택비가 높은 물질 예를 들어, 폴리실리콘 등의 물질로 형성한다. 하드 마스크층(19)을 식각 마스크로 한 식각 공정으로 캡 산화막(18)을 식각하여 스토러지 노드 전극이 형성될 제 1 개구부(20)를 형성한다.
도 1b를 참조하면, 하드 마스크층(19)을 식각 마스크로 한 식각 공정으로 식각 정지막(17)의 노출된 부분을 식각하여 스토러지 노드 콘택 플러그들(16) 각각이 노출되는 다수의 제 1 개구부(20)를 완성한다.
도 1c를 참조하면, 캐패시터의 캐패시턴스를 보다 더 증가시키면서 노출된 스토러지 노드 콘택 플러그들(16)의 상단 표면에 발생된 자연 산화막 및 기타 오염원을 제거하기 위하여, HF 계열의 식각 용액으로 과도 세정(over-cleaning) 공정을 실시하고, 이로 인하여 제 1 개구부(20)의 측벽을 이루는 캡 산화막(18)이 일정 두께로 제거되면서 제 1 개구부(20)보다 면적이 넓은 다수의 제 2 개구부(200)가 형성된다.
도 1d를 참조하면, 제 2 개구부들(200)을 포함하는 결과물의 표면을 따라 스토러지 노드 전극용 도전층(21)을 형성한다.
도 1e를 참조하면, 도전층(21)이 형성된 제 2 개구부들(200) 각각의 내부에 포토레지스트와 같은 희생막(도시 않음)을 채우고, 이웃하는 스토러지 노드 전극간을 전기적으로 분리시키기 위하여, 건식 식각 공정이나 화학적 기계적 연마(CMP) 공정 등으로 제 2 개구부들(200) 바깥부분의 캡 산화막(18) 상에 형성된 도전층(21) 및 하드 마스크층(19)을 제거하고, 희생막을 제거한다. 이에 따라 도전층(21)이 제 2 개구부들(200) 각각의 내부에 고립형태로 남아 실린더 구조를 갖는 다수의 스토러지 노드 전극(210)이 형성된다.
이후의 공정은 도면으로 도시하지는 않았지만, 통상의 공정을 통해 캡 산화막(18) 및 식각 정지막(17)을 완전히 제거하여 스토러지 노드 콘택 플러그들(16) 각각에 전기적으로 연결되는 도전층(21)으로 된 다수의 스토러지 노드 전극(210)이 완성되고, 스토러지 노드 전극들(210)을 포함한 전체 구조 상에 유전체막 및 플레이트 전극을 형성하여 캐패시터를 완성시킨다.
상기한 종래 방법에서, 도 1c에 도시된 바와 같이, 스토러지 노드 전극용 도전층(21)을 증착하기 직전에 실시하는 과도 세정 공정에 의해 캡 산화막(18)이 일정 두께 제거되어 면적이 넓은 제 2 개구부(200)로 되지만, 식각 정지막(17) 하부의 제 2 층간 절연막(15)의 노출된 부분에서 다량의 식각 손실이 발생되고, 이로 인하여 제 2 개구부(200) 저면과 비트 라인(14) 사이의 제 2 층간 절연막(15)은 얇은 두께로 존재하거나 심할 경우 비트 라인(14)이 노출되는 문제가 발생된다. 이러한 상태에서 제 2 개구부(200) 내측면에, 도 1e에 도시된 바와 같이, 스토러지 노드 전극들(210)이 형성되면, 스토러지 노드 전극과 이에 이웃하는 스토러지 노드 전극 사이 및 스토러지 노드 전극과 이의 하부에 형성된 비트라인 사이에 브릿지(bridge) 현상이나 기생 캐패시턴스가 발생되어 캐패시터의 전기적 특성 및 신뢰성을 저하시키는 문제가 있다.
따라서, 본 발명은 캐패시턴스를 증가시키기 위해 스토러지 노드 전극이 형성될 캡 산화막의 개구부의 면적을 넓히면서 하부층인 층간 절연막의 식각 손실을 최소화하여 스토러지 노드 전극과 이에 이웃하는 스토러지 노드 전극 사이 및 스토러지 노드 전극과 이의 하부에 형성된 비트라인 사이에 브릿지 현상이나 기생 캐패시턴스의 발생을 억제할 수 있는 캐패시터의 스토러지 노드 전극 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 캐패시터의 스토러지 노드 전극 형성 방법은 스토러지 노드 콘택 플러그들이 형성되고 비트 라인을 보호하는 층간 절연막이 형성된 기판이 제공되는 단계; 스토러지 노드 콘택 플러그들을 포함한 층간 절연막 상에 식각 정지막, 캡 산화막 및 스토러지 노드 전극이 형성될 부분이 개방된 하드 마스크층을 순차적으로 형성하는 단계; 하드 마스크층을 식각 마스크로 한 식각 공정으로 캡 산화막을 식각하여 제 1 개구부를 형성하는 단계; 과도 세정 공정을 실시하여 제 1 개구부 측벽을 이루는 캡 산화막을 일정 두께 제거하여 제 1 개구부보다 면적이 넓은 다수의 제 2 개구부를 형성하는 단계; 제 2 개구부의 저면에 노출된 식각 정지막을 식각하여 스토러지 노드 콘택 플러그들 각각을 노출시키는 단계; 전세정 공정으로 스토러지 노드 콘택 플러그들의 상단 표면에 발생된 자연 산화막을 제거하는 단계; 및 제 2 개구부들을 포함하는 결과물의 표면을 따라 스토러지 노드 전극용 도전층을 형성한 후, 스토러지 노드 전극간 분리 공정을 실시하여 제 2 개구부들 각각의 내부에 도전층이 고립형태로 남아 실린더 구조를 갖는 다수의 스토러지 노드 전극이 형성되는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 실린더 구조를 갖는 본 발명의 실시예에 따른 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 소자 분리막, 트랜지스터 등 반도체 소자를 구성하기 위한 요소들이 형성된 반도체 기판(41) 상에 제 1 층간 절연막(42)을 형성하고, 제 1 층간 절연막(42)의 일부분을 식각하여 다수의 콘택홀을 형성한 후, 콘택홀들 내부에 도전성 물질을 채워 다수의 콘택 플러그(contact plug; 43)를 형성한다. 콘택 플러그들(43)을 포함한 제 1 층간 절연막(42) 상에 비트 라인들(44)을 형성하고, 비트 라인들(44)을 포함한 제 1 층간 절연막(42) 상에 제 2 층간 절연막(45)을 형성한다. 제 2 층간 절연막(45)의 일부분을 식각하여 콘택 플러그들(43) 각각에 콘택홀들을 형성한 후, 콘택홀들 내부에 도전성 물질을 채워 콘택 플러그들(43) 각각에 연결되는 다수의 스토러지 노드 콘택 플러그(46)를 형성한다. 스토러지 노드 콘택 플러그들(46)을 포함한 제 2 층간 절연막(45) 상에 질화물질로 식각 정지막(etch stop layer; 47)을 형성하고, 그 상부에 스토러지 노드 전극이 형성될 캡 산화막(cap oxide layer; 48)을 형성한다. 포토리소그라피 공정 및 식각 공정을 통해 스토러지 노드 전극이 형성될 부분이 개방된(open) 하드 마스크층(49)을 캡 산화막(48) 상에 형성한다. 하드 마스크층(49)은 캡 산화막(48)과 식각 선택비가 높은 물질 예를 들어, 폴리실리콘 등의 물질로 형성한다. 하드 마스크층(49)을 식각 마스크로 한 식각 공정으로 캡 산화막(48)을 식각하여 스토러지 노드 전극이 형성될 제 1 개구부(50)를 형성한다.
도 2b를 참조하면, 캐패시터의 캐패시턴스를 보다 더 증가시키면서 기타 오염원을 제거하기 위하여, HF 계열의 식각 용액으로 과도 세정(over-cleaning) 공정을 실시하고, 이로 인하여 제 1 개구부(50)의 측벽을 이루는 캡 산화막(48)이 일정 두께로 제거되면서 제 1 개구부(50)보다 면적이 넓은 다수의 제 2 개구부(500)가 형성된다. 과도 세정 공정 동안 식각 정지막(47)에 의해 하부층인 제 2 층간 절연막(45)은 전혀 식각 손실이 발생되지 않는다.
도 2c를 참조하면, 하드 마스크층(49)을 식각 마스크로 한 식각 공정으로 식각 정지막(47)의 노출된 부분을 식각하여 스토러지 노드 콘택 플러그들(46) 각각이 노출되는 다수의 제 2 개구부(500)를 완성한다.
도 2d를 참조하면, 스토러지 노드 전극용 도전층을 증착하기 직전에 노출된 스토러지 노드 콘택 플러그들(46)의 상단 표면에 발생된 자연 산화막을 제거하기 위하여, HF 계열의 식각 용액으로 전세정(pre-cleaning) 공정을 실시한다. 전세정 공정은 자연 산화막이 제거될 정도로 약하게 실시하는데, 이에 따라 제 2 개구부(500)의 저면에 노출된 제 2 층간 절연막(45)은 식각 손실이 미약하게 발생된다.
도 2e를 참조하면, 제 2 개구부들(500)을 포함하는 결과물의 표면을 따라 스토러지 노드 전극용 도전층(51)을 형성한다.
도 2f를 참조하면, 도전층(51)이 형성된 제 2 개구부들(500) 각각의 내부에 포토레지스트와 같은 희생막(도시 않음)을 채우고, 이웃하는 스토러지 노드 전극간을 전기적으로 분리시키기 위하여, 건식 식각 공정이나 화학적 기계적 연마(CMP) 공정 등으로 제 2 개구부들(500) 바깥부분의 캡 산화막(48) 상에 형성된 도전층(51) 및 하드 마스크층(49)을 제거하고, 희생막을 제거한다. 이에 따라 도전층(51)이 제 2 개구부들(500) 각각의 내부에 고립형태로 남아 실린더 구조를 갖는 다수의 스토러지 노드 전극(510)이 형성된다.
이후의 공정은 도면으로 도시하지는 않았지만, 통상의 공정을 통해 캡 산화막(48) 및 식각 정지막(47)을 완전히 제거하여 스토러지 노드 콘택 플러그들(46) 각각에 전기적으로 연결되는 도전층(51)으로 된 다수의 스토러지 노드 전극(510)이 완성되고, 스토러지 노드 전극들(510)을 포함한 전체 구조 상에 유전체막 및 플레이트 전극을 형성하여 캐패시터를 완성시킨다.
상술한 바와 같이, 본 발명은 식각 정지막 하부의 층간 절연막이 과도 세정 공정 동안에는 식각 손실이 발생되지 않고 전세정 공정 동안에만 미약하게 식각 손실이 발생되므로, 스토러지 노드 전극과 이에 이웃하는 스토러지 노드 전극 사이 및 스토러지 노드 전극과 이의 하부에 형성된 비트라인 사이에 브릿지 현상이나 기생 캐패시턴스의 발생이 억제되어 캐패시터의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1e는 실린더 구조를 갖는 종래 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도; 및
도 2a 내지 도 2f는 실린더 구조를 갖는 본 발명의 실시예에 따른 캐패시터의 스토러지 노드 전극 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
11, 41: 반도체 기판 12, 42: 제 1 층간 절연막
13, 43: 콘택 플러그 14, 44: 비트 라인
15, 45: 제 2 층간 절연막 16, 46: 스토러지 노드 콘택 플러그
17, 47: 식각 정지막 18, 48: 캡 산화막
19, 49: 하드 마스크층 20, 50: 제 1 개구부
21, 51: 도전층 200, 500: 제 2 개구부
210, 510: 스토러지 노드 전극
Claims (2)
- 스토러지 노드 콘택 플러그들이 형성되고 비트 라인을 보호하는 층간 절연막이 형성된 기판이 제공되는 단계;상기 스토러지 노드 콘택 플러그들을 포함한 상기 층간 절연막 상에 식각 정지막, 캡 산화막 및 스토러지 노드 전극이 형성될 부분이 개방된 하드 마스크층을 순차적으로 형성하는 단계;상기 하드 마스크층을 식각 마스크로 한 식각 공정으로 상기 캡 산화막을 식각하여 제 1 개구부를 형성하는 단계;과도 세정 공정을 실시하여 상기 제 1 개구부 측벽을 이루는 상기 캡 산화막을 일정 두께 제거하여 상기 제 1 개구부보다 면적이 넓은 다수의 제 2 개구부를 형성하는 단계;상기 제 2 개구부의 저면에 노출된 상기 식각 정지막을 식각하여 상기 스토러지 노드 콘택 플러그들 각각을 노출시키는 단계;전세정 공정으로 상기 스토러지 노드 콘택 플러그들의 상단 표면에 발생된 자연 산화막을 제거하는 단계;상기 제 2 개구부들을 포함하는 결과물의 표면을 따라 도전층을 형성한 후, 스토러지 노드 전극간 분리 공정을 실시하고, 이로 인하여 상기 제 2 개구부들 각각의 내부에 상기 도전층이 고립형태로 남아 실린더 구조를 갖는 다수의 스토러지 노드 전극이 형성되는 단계를 포함하는 캐패시터의 스토러지 노드 전극 형성 방법.
- 제 1 항에 있어서,상기 과도 세정 공정 및 전세정 공정은 HF 계열의 식각 용액을 사용하여 실시하는 캐패시터의 스토러지 노드 전극 형성 방법.
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|---|---|---|---|
| KR1020030076936A KR20050041682A (ko) | 2003-10-31 | 2003-10-31 | 캐패시터의 스토러지 노드 전극 형성 방법 |
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| KR (1) | KR20050041682A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629218B2 (en) | 2005-11-10 | 2009-12-08 | Samsung Electronics Co., Ltd. | Method of manufacturing a capacitor and method of manufacturing a semiconductor device using the same |
-
2003
- 2003-10-31 KR KR1020030076936A patent/KR20050041682A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629218B2 (en) | 2005-11-10 | 2009-12-08 | Samsung Electronics Co., Ltd. | Method of manufacturing a capacitor and method of manufacturing a semiconductor device using the same |
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