KR100934808B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 반도체 기판 상에 콘택 플러그가 구비된 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 식각 정지막, 하부전극 산화막, 플로팅 질화막 및 하드마스크막의 적층막을 형성하는 단계와, 더미 패턴의 크기가 셀 패턴의 크기보다 큰 마스크 레이아웃을 이용해 상기 하드마스크막을 식각하여 제1트렌치 및 이보다 크기가 작은 제2트렌치를 포함하는 하드마스크막 패턴을 형성하는 단계와, 상기 하드마스크막 패턴 상에 플라즈마 강화 테트라에틸옥시실리케이트(PE-TEOS) 산화막을 형성하되, 상기 제1트렌치는 노출되도록 하고 제2트렌치는 덮이도록 형성하는 단계와, 상기 PE-TEOS 산화막 상에 상기 제1트렌치를 매립하는 캡핑막을 형성하는 단계와, 상기 캡핑막을 전면 식각하여 상기 하드마스크막 패턴을 노출시키는 단계와, 남아 있는 캡핑막을 포함하는 하드마스크막 패턴을 마스크로 이용하여 상기 식각정지막, 하부전극 산화막 및 플로팅 질화막을 식각하여 상기 콘택플러그를 노출하는 하부전극용 트렌치를 형성하는 단계를 포함한다.

Description

반도체 소자의 캐패시터 형성 방법{Method for Forming Capacitor of Semiconductor Device}
본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로, 더욱 상세하게는 50㎚ 이하의 디자인 룰을 갖는 실린더형 캐패시터 형성시 발생할 수 있는 비트라인과 하부전극 산화막 패턴간의 쇼트 현상 및 벙커 디펙트 (bunker defect)를 개선할 수 있는 방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 하부전극과 상부전극 사이에 유전체막이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막의 사용 및 전극 표면적의 확대가 요구되며, 또한 전극들간의 거리를 줄이는 것이 요구된다.
그런데, 전극들간의 거리, 즉 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하 거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.
예컨대, 캐패시터 하부전극 구조로서, 도 1a에 도시된 바와 같이, 기존에는 안쪽 벽면만을 이용하는 오목(concave)형을 주로 채택하였으나, 도 1b에 도시된 바와 같이, 최근에는 안쪽 벽면뿐만 아니라 바깥쪽 벽면을 함께 이용하여 전극 표면적을 극대화시키는 실린더(cylinder)형이 각광받고 있다.
도 1a 및 도 1b에서, 도면부호 1은 반도체 기판을, 2는 층간절연막을, 3은 비트라인을, 4는 콘택플러그를, 5는 식각정지막을, 6은 하부전극 산화막을, 7a는 오목형 하부전극을, 7b는 실린더형 하부전극을 각각 나타낸다.
한편, 하부전극 산화막(6) 식각시 더미 패턴(dummy pattern)의 크기가 커짐에 따라 식각되는 양이 내부의 실제 셀 패턴에 비해 과도 식각되기 때문에, 하단부의 비트라인(3)과 연결되어 하부전극 산화막(6) 패턴과 쇼트되는 현상이 발생한다 (도 2a 참조). 상기 더미 패턴은 실제 트랜지스터로 작동하지 않지만 노광 공정 수행시 공정 마진을 향상시키는 역할을 한다.
또한, 실린더형 캐패시터를 형성함에 있어서, 종래에는 하부전극(7a,7b)을 형성한 후에 형틀로서 사용되어진 하부전극 산화막(6)을 제거하기 위해 딥-아웃(dip-out) 공정이라는 습식식각 공정을 수행하고 있다.
그런데, 상기 습식식각 공정이 진행되는 동안, 식각액이 하부전극 물질인 TiN막을 뚫고 들어가 캐패시터 아래에 위치한 질화막 재질의 식각정지막(5)과 산화막 재질의 층간절연막(2)을 식각해 버림으로써, 일명 벙커 디펙트가 발생하게 되고 (도 2b 참조), 이로 인해 소자 신뢰성은 물론 제조 수율이 저하된다.
상기한 문제점들은 하부전극 형성을 위해 하부전극 산화막(6)을 식각하여 패턴을 형성함에 있어, 레이아웃 상의 최외곽 패턴인 더미 패턴의 구멍 크기를 크게 하였기 때문에 발생하게 된다.
그러나, 더미 패턴의 크기를 줄여 실제 셀 패턴의 크기와 동일하게 하여 레이아웃을 구성하게 되면, 노광 공정 수행시 초점 심도(depth of focus) 마진이 0.03㎛ 이하로 감소하여 양산 마진이 없다. 또한 실제 트랜지스터로 작동하는 셀 패턴의 구멍 크기가 영향을 받게 되어 하부전극 산화막(6)의 패턴을 정의할 수 없는 현상이 발생하는 문제점이 있다. 도 3a 및 도 3b는 더미 패턴의 구멍 크기를 줄여서 패터닝한 평면도로서, 도 3a는 하부전극 산화막(6)에 마스크 공정을 수행한 후의 평면도이고, 도 3b는 하부전극 산화막(6)을 식각한 후의 평면도이다.
본 발명은 실제 트랜지스터로 작동하지 않지만 노광 공정 수행시 공정 마진을 향상시키는 더미 패턴의 크기를 감소시키지 않고도 후속 공정시 발생하는 비트라인과 하부전극 산화막 패턴간의 쇼트 현상 및 벙커 디펙트를 유발시킬 가능성이 있는 더미 패턴을 근본적으로 제거하는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 형성 방법은
반도체 기판 상에 콘택 플러그가 구비된 층간절연막을 형성하는 단계;
상기 층간절연막 상에 식각정지막, 하부전극 산화막, 플로팅 질화막 및 하드 마스크막의 적층막을 형성하는 단계;
더미 패턴의 크기가 셀 패턴의 크기보다 큰 마스크 레이아웃을 이용해 상기 하드마스크막을 식각하여 제1트렌치 및 개구가 작은 제2트렌치를 포함하는 하드마스크막 패턴을 형성하는 단계;
상기 하드마스크막 패턴 상에 플라즈마 강화 테트라에틸옥시실리케이트(PE-TEOS) 산화막을 형성하되, 상기 제1트렌치는 개구가 노출되도록 하고 제2트렌치는 개구가 덮이도록 형성하는 단계;
상기 PE-TEOS 산화막 상에 상기 제1트렌치를 매립하는 캡핑막을 형성하는 단계;
상기 캡핑막을 전면 식각하여 상기 하드마스크막 패턴을 노출시키는 단계; 및
남아 있는 캡핑막을 포함하는 하드마스크막 패턴을 마스크로 이용하여 상기 식각정지막, 상기 하부전극 산화막 및 상기 플로팅 질화막을 식각하여 상기 콘택플러그를 노출하는 하부전극용 트렌치를 형성하는 단계를 포함한다.
상기 PE-TEOS 산화막은 상기 제1트렌치 부분에는 10 내지 수십㎚의 두께로 증착하고, 상기 제2트렌치 부분에는 수백 내지 수천Å의 두께로 증착하여 형성한다.
상기 하부전극 산화막은 포스포실리카 글라스(PSG) 산화막, PE-TEOS 산화막 및 이들의 조합으로 이루어진 군으로부터 선택된 하나이다.
상기 플로팅 질화막은 화학기상 증착법(CVD)을 이용하여 저압 질화막으로 형 성된다.
상기 하드마스크막은 비정질 탄소층, 다기능 하드마스크막, 반사방지막 및 이들의 조합으로 이루어진 군으로부터 선택된 하나이다.
본 발명에서는 실린더형 캐패시터의 하부전극 형성을 위한 하부전극 산화막의 패턴 형성시, 더미 패턴의 구멍 크기와 실제 셀 패턴의 구멍 크기의 차이로 인해 발생될 수 있는 비트라인과 하부전극 산화막 패턴간의 쇼트 현상 및 딥-아웃 공정 수행시 발생할 수 있는 벙커 디펙트를 근본적으로 줄일 수 있기 때문에, 실린더형 캐패시터의 공정 마진을 증가시켜 신뢰성 있는 반도체 소자를 생산해 낼 수 있으며, 제품 개발의 시간을 단축시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 4a 내지 도 4i는 본 발명에 따른 캐패시터 형성 방법을 도시하는 공정 단면도이다.
도 4a를 참조하면, 소정의 하부 구조를 갖는 반도체 기판(10) 상부에 저장 전극용 콘택플러그(14)를 구비한 층간절연막(12)을 형성한다.
다음, 층간절연막(12) 상부에 질화막 재질의 식각정지막(16) 및 하부전극의 높이를 결정짓는 하부전극 산화막(18)을 형성한다.
상기 하부전극 산화막(18)은 포스포실리카 글라스(PSG) 산화막, PE-TEOS 산 화막 및 이들의 적층 구조로 형성할 수 있다.
도 4b를 참조하면, 하부전극 산화막(18) 상부에 플로팅 질화막(20) 및 하드마스크막(22)을 형성한다.
상기 플로팅 질화막(20)은 화학기상 증착법(CVD)을 이용하여 저압 질화막으로 형성할 수 있다.
상기 하드마스크막(22)은 비정질 탄소층, 다기능 하드마스크막, 반사방지막 및 이들의 조합에 의한 적층 구조로 형성할 수 있다.
도 4c를 참조하면, 하드마스크막(22) 상부에 하부전극 산화막(18)을 식각하기 위한 포토레지스트 패턴(24)을 형성한다.
상기 포토레스트 패턴(24)은 먼저 하드마스크막(22) 상부에 포토레지스트 조성물을 도포하여 포토레지스트막을 형성한 다음, 노광 마스크를 이용해 KrF, ArF. F2 또는 E-빔 등의 광원으로 노광 공정을 수행한 후 현상함으로써 형성할 수 있다.
상기 포토레지스트 패턴(24)은 초점 심도 마진을 고려하여 셀 패턴의 크기보다 더미 패턴의 구멍 크기가 충분히 커지도록 형성한 것이다.
도 4d를 참조하면, 포토레지스트 패턴(24)을 식각 마스크로 하드마스크막(22)을 식각하여 더미 패턴 하부에 제1트렌치(30)를 형성하고, 셀 패턴 하부에 제2트렌치(40)를 형성하여, 제1트렌치(30) 및 제2트렌치(40)을 포함하는 하드마스크막(22) 패턴을 형성한다.
도 4e를 참조하면, 하드마스크막(22) 패턴 상에 스텝 커버리지가 불량한 PE- TEOS 산화막(26)을 형성하되, 제1트렌치(30) 부분에는 10 내지 수십㎚의 두께로 증착하여 제1트렌치(30)가 노출되도록 하고, 제2트렌치(40) 부분에는 수백 내지 수천Å의 두께로 증착하여 제2트렌치(40)가 충분히 덮히도록 한다.
도 4f를 참조하면, 노출된 제1트렌치(30)를 매립하기 위해 PE-TEOS 산화막(26) 상에 스텝 커버리지가 좋은 반사방지막 물질 등을 도포하여 캡핑막(28)을 형성한다.
도 4g 및 도 4h를 참조하면, 캡핑막(28)을 전면 식각하여 하드마스크막(22) 패턴을 노출시키는데, 이때 제1트렌치(30)를 매립하는 캡핑막(28)은 전면 식각에 의해 제거되지 않고 남아 있다.
다음, 남아 있는 캡핑막(28)을 포함하는 하드마스크막(22) 패턴을 식각 마스크로 이용하여 식각정지막(16), 하부전극 산화막(18) 및 플로팅 질화막(20)을 식각하여 콘택플러그(14)를 노출하는 하부전극용 트렌치(50)를 형성한다.
이때, 더미 패턴 하부의 제1트렌치(30)를 캡핑막(28)이 매립하고 있으므로, 더미 패턴에 의한 하부전극용 트렌치(50)는 형성되지 않는다.
도 4i를 참조하면, 하부전극용 트렌치(50)를 형성 후 식각 마스크로 사용된 하드마스크막(22) 패턴을 제거한 다음, 이후 통상의 방법을 이용하여 하부전극, 유전체 및 상부전극을 형성하여 캐패시터를 완성한다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것 으로 보아야 할 것이다.
도 1a 및 도 1b는 종래기술에 따른 캐패시터 하부전극을 설명하기 위한 단면도로서, 도 1a는 오목(concave)형 캐패시터 하부전극을, 도 1b는 실린더(cylinder)형 캐패시터 하부전극을 나타낸다.
도 2a 및 도 2b는 종래기술에 따른 캐패시터 하부전극 형성시 발생하는 문제점을 나타내는 SEM 사진으로서, 도 2a는 비트라인과 하부전극 산화막 패턴간의 쇼트 현상을, 도 2b는 벙커 디펙트를 나타낸다.
도 3a 및 도 3b는 더미 패턴의 구멍 크기를 줄여서 패터닝한 평면도로서, 도 3a는 하부전극 산화막에 마스크 공정을 수행한 후의 평면도이고, 도 3b는 하부전극 산화막을 식각한 후의 평면도이다.
도 4a 내지 도 4i는 본 발명에 따른 캐패시터 형성 방법을 도시하는 공정 단면도이다.
도 5는 본 발명에 따라 하부전극 산화막 식각 후 PE-TEOS 산화막을 증착한 후의 평면도를 나타낸다.
< 도면의 주요 부분에 대한 간단한 설명 >
10 : 반도체 기판 12 : 층간절연막
14 : 콘택플러그 16 : 식각정지막
18 : 하부전극 산화막 20 : 플로팅 질화막
22 : 하드마스크막 24 : 포토레지스트 패턴
26 : PETEOS 산화막 28 : 캡핑막
30 : 제1트렌치 40 : 제2트렌치
50 : 하부전극 트렌치

Claims (5)

  1. 반도체 기판 상에 콘택 플러그가 구비된 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 식각정지막, 하부전극 산화막, 플로팅 질화막 및 하드마스크막의 적층막을 형성하는 단계;
    더미 패턴의 크기가 셀 패턴의 크기보다 큰 마스크 레이아웃을 이용해 상기 하드마스크막을 식각하여 제1트렌치 및 개구가 작은 제2트렌치를 포함하는 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴 상에 플라즈마 강화 테트라에틸옥시실리케이트(PE-TEOS) 산화막을 형성하되, 상기 제1트렌치는 개구가 노출되도록 하고 제2트렌치는 개구가 덮이도록 형성하는 단계;
    상기 PE-TEOS 산화막 상에 상기 제1트렌치를 매립하는 캡핑막을 형성하는 단계;
    상기 캡핑막을 전면 식각하여 상기 하드마스크막 패턴을 노출시키는 단계; 및
    남아 있는 캡핑막을 포함하는 하드마스크막 패턴을 마스크로 이용하여 상기 식각정지막, 상기 하부전극 산화막 및 상기 플로팅 질화막을 식각하여 상기 콘택플러그를 노출하는 하부전극용 트렌치를 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성 방법.
  2. 청구항 1에 있어서,
    상기 PE-TEOS 산화막은 상기 제1트렌치 부분에는 10 내지 수십㎚의 두께로 증착하고, 상기 제2트렌치 부분에는 수백 내지 수천Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  3. 청구항 1에 있어서,
    상기 하부전극 산화막은 포스포실리카 글라스(PSG) 산화막, PE-TEOS 산화막 및 이들의 조합으로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  4. 청구항 1에 있어서,
    상기 플로팅 질화막은 화학기상 증착법(CVD)을 이용하여 저압 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  5. 청구항 1에 있어서,
    상기 하드마스크막은 비정질 탄소층, 다기능 하드마스크막, 반사방지막 및 이들의 조합으로 이루어진 군으로부터 선택된 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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