JP2005038888A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】容量の低下を伴うことなく製造工程における白金族金属膜の剥離を防止する半導体記憶装置およびその製造方法を提供する。
【解決手段】プラグ30および酸化シリコン19の上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C1のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。次に、酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23及びダミースルーホール23a,23bを形成する。ダミースルーホール23aは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミースルーホール23bは、スルーホール23全体を所定の間隔の行および列で分割するように配置される。
【選択図】 図7
【解決手段】プラグ30および酸化シリコン19の上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C1のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。次に、酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23及びダミースルーホール23a,23bを形成する。ダミースルーホール23aは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミースルーホール23bは、スルーホール23全体を所定の間隔の行および列で分割するように配置される。
【選択図】 図7
Description
【0001】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、特に、白金族金属によって電極が形成された情報蓄積用容量素子を有する半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】
近年のDRAM(Dynamic Random Access Memory)は、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子(以下では、単に容量素子と呼ぶ)をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む256メガビット以降の大容量DRAMの場合は、容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【0003】
そこで、容量素子の誘電体材料として、酸化タンタル(Ta2O5)、チタン酸ストロンチウム(STO)、チタン酸バリウムストロンチウム(BST)などの高誘電体(強誘電体)膜を採用することが検討されている。すなわち、酸化タンタルの比誘電率は40程度であり、STOおよびBSTの比誘電率は200〜500程度と、いずれも比誘電率が高いことから、これらの高(強)誘電膜を誘電体材料として用いることにより、比誘電率が7〜8程度である窒化シリコン等を誘電体材料に用いる場合に比べて、蓄積電荷量の大幅な増加が期待できるからである。
【0004】
しかし、これらの高(強)誘電体膜は、単に成膜しただけでは高い比誘電率が得られず、かつ膜のリーク電流も大きいため、成膜後に750℃以上の酸素雰囲気中で熱処理を行うことによって、結晶化および膜質の改善を図る必要がある。そのため、容量素子の誘電体材料に高(強)誘電体膜を用いる場合は、この高温熱処理によるMISFETの特性変動といった問題が生じる。
【0005】
そこで、誘電体材料に高(強)誘電体膜を用いる場合には、その下地となる下部電極に、ルテニウム(Ru)、プラチナ(Pt)およびイリジウム(Ir)などの白金族金属が使用される。これらの金属表面に高(強)誘電体膜を堆積した場合には、600〜650℃と通常の熱処理より100℃以上も低温の熱処理で膜の結晶化および膜質の改善を図ることができるため、製造工程全体の熱処理量を低減し、MISFETの特性変動を防止することができる。
【0006】
特許文献1には、このような熱処理による変形を抑制するためのガードリングを備えたDRAMの例が示されている。
【0007】
【特許文献1】
特開2002−134506号公報
【0008】
【発明が解決しようとする課題】
ところで、本発明者は、基板の主面上に堆積した絶縁膜(例えば酸化シリコン膜)をエッチングして深い溝を形成した後、この溝の内部に、容量素子の下部電極を、ルテニウム膜等の白金族金属膜により形成するプロセスを検討している。しかしながら本発明者は、白金族金属と絶縁膜(特に酸化シリコン膜)との接着性が低いために製造工程の途中で白金族金属膜が剥がれて、製造歩留まりが低下してしまうという問題点を見出した。この問題点を解決するために、白金族金属膜と絶縁膜との間に密着膜を形成することが考えられるが、ウェットエッチングを行った場合に、溶液が白金族金属膜から染み出して密着膜を溶かすことにより、白金族金属膜が剥がれてしまうという問題点があった。
【0009】
本発明は以上の問題点を解決するためになされたものであり、容量の低下を伴うことなく製造工程における白金族金属膜の剥離を防止する半導体記憶装置およびその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記の課題を解決するために、請求項1に記載の発明に係る半導体記憶装置の製造方法は、(a)複数のプラグが設けられた下地を準備する工程と、(b)前記下地及び前記複数のプラグ上に絶縁膜を形成する工程と、(c)前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に複数のスルーホールを形成する工程と、(d)前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーパターンを形成する工程と、(e)白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極を前記スルーホール内に順次に形成することによりキャパシタを形成する工程とを備える。
【0011】
また、請求項9に記載の発明に係る半導体記憶装置は、複数のプラグが設けられた下地と、前記下地及び前記複数のプラグ上に形成された絶縁膜と、前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に形成された複数のスルーホールと、前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内に形成されたダミーパターンと、前記スルーホール内に順次に形成された、白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極からなるキャパシタとを備える。
【0012】
【発明の実施の形態】
以下、本発明の各実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0013】
<実施の形態1>
図1は、本発明の実施の形態1に係るDRAMの製造方法を示す断面図である。以下では、図1〜10を用いて、工程順に説明する。なお、図1〜6は、従来技術におけるDRAMの製造工程と同様である。
【0014】
まず、図1に示すように、p型で比抵抗が10Ωcm程度の基板1を用意し、この基板1の主面に分離領域4を形成する。分離領域4は、次のような手順で形成される。まず、基板1の主面に浅い溝を形成する。その後、熱酸化を施すことにより基板1上に酸化シリコン膜を堆積した後に、これをCMP(Chemical Mechanical Polishing)法により研磨して溝の内部にのみ酸化シリコン膜を残す。これにより、分離領域4が形成される。
【0015】
次に、基板1上面内において、後の工程でnチャネル型MISFETを含むメモリアレイとなるべき領域に、ボロン(B)等のp型不純物のイオン打ち込みを行うことによりp型ウェル5を形成する。次に、p型ウェル5上面内において、後の工程でメモリセルとなるべき領域に、リン(P)等のn型不純物のイオン打ち込みを行うことにより、n型ウェル6を形成する。また、この後に、n型ウェル6に、MISFETのしきい値電圧を調整するためのボロン等のp型不純物のイオン打ち込みを行う。
【0016】
次に、図2に示すように、メモリセルとなるべきn型ウェル6の上面に、酸化シリコンからなるゲート酸化膜7を3〜7nm形成し、ゲート酸化膜7の上部にゲート構造8を形成する。ゲート構造8は、メモリセル選択用MISFETの一部を構成し、活性領域以外の領域ではワード線(WL)として機能する。
【0017】
ゲート構造8は、次のような手順で形成される。まず、基板1上に、リン等のn型不純物が導入された膜厚50〜70nm程度の多結晶シリコン膜と、膜厚1〜20nm程度のタングステンシリコン(WSi)膜とを、CVD(Chemical Vapor Deposition)法により順次堆積する。次に、その上層に、膜厚30〜60nm程度のタングステンナイトライド(WN)膜と、膜厚50〜100nm程度のタングステン(W)膜とを、スパッタリング法により順次堆積する。これにより、ゲート電極9が形成される。さらに、ゲート電極9の上層に、膜厚100〜250nm程度の窒化シリコン膜10をCVD法により堆積した後に、レジスト膜をマスクにしてこれらの膜をパターニングすることにより、ゲート電極9と窒化シリコン膜10とからなるゲート構造8が形成される。
【0018】
さらに、MISFETのしきい値電圧を制御するために、メモリアレイにポケット注入を行う。即ち、ゲート構造8の両側のn型ウェル6において、ボロン等のp型不純物のイオン打ち込みを行うことにより、p型半導体領域11を形成する。
【0019】
次に、図3に示すように、ゲート構造8の側壁にサイドウォールスペーサ12を形成する。サイドウォールスペーサ12は、基板1上に膜厚150〜300nm程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより形成される。
【0020】
さらに、ゲート構造8の両側のp型半導体領域11において、砒素(As)等のn型不純物のイオン打ち込みを行うことにより、n型半導体領域13を形成する。これにより、nチャネル型MISFETが略完成する。
【0021】
次に、図4に示すように、基板1上に膜厚500nm程度の酸化シリコン膜14を形成する。次に、メモリセル選択用MISFETのソースおよびドレインとなるべきn型半導体領域13上において、酸化シリコン膜14をドライエッチングにより除去してコンタクトホールを形成し、このコンタクトホールの内部にプラグ15を形成する。プラグ15は、リン等のn型不純物を導入した多結晶シリコン膜をCVD法で堆積した後に、この多結晶シリコン膜をCMP法またはエッチバックによりコンタクトホールの内部に残すことにより形成される。
【0022】
次に、酸化シリコン膜14の上層に膜厚200nm程度の酸化シリコン膜16を堆積する。この酸化シリコン膜16に、ドライエッチングを行うことによりコンタクトホール17を形成し、プラグ15の表面を露出させる。
【0023】
次に、図5に示すように、酸化シリコン膜16の上層にビット線(BL)18を形成する。ビット線18は、例えば、次のような手順で形成される。まず、酸化シリコン膜16およびコンタクトホール17の上層に、膜厚10〜50nm程度のチタン(Ti)膜と、膜厚10〜50nm程度の窒化チタン(TiN)膜とを、スパッタリング法もしくはCVD法で順次堆積する。次に、その上層に、膜厚100〜150nm程度のタングステン膜と、膜厚50〜200nm程度の窒化シリコン膜とを、CVD法で順次堆積する。この後、レジスト膜をマスクにしてエッチングを行うことにより、これらの膜を所望の形状にパターニングする。これにより、ビット線18が形成される。
【0024】
次に、図6に示すように、ビット線18および酸化シリコン膜16の上層に、CVD法により膜厚5〜20nm程度の窒化シリコン膜18aを堆積する。次に、窒化シリコン膜18aの上層に、膜厚300〜500nm程度の酸化シリコン膜19を形成する。
【0025】
次に、レジスト膜をマスクにしたドライエッチングにより、酸化シリコン19内にコンタクトホール20を形成する。
【0026】
次に、コンタクトホール20の内部にプラグ30を形成する。プラグ30は、例えば、次のような手順で形成される。まず、コンタクトホール20内部および酸化シリコン膜19上に、タングステン膜、タングステンナイトライド膜、窒化チタン膜、シリコン窒化チタン(TiNSi)膜、アルミニウム窒化チタン(TiNAl)膜、窒化タンタル(TaN)膜、シリコン窒化タンタル(TaNSi)膜、シリコン窒化タングステン(WNSi)膜、多結晶シリコン膜等からなる堆積層を形成する。次に、この堆積層を凹形にエッチバック(リセス)する。即ち、酸化シリコン膜19上及びコンタクトホール20内上部において、この堆積層が除去されて、残った部分が導電層30aとなる。次に、導電層30aの上層に、バリアメタル膜30bを形成する。バリアメタル膜30bは、導電層30a上の凹部に、窒化タンタル(TaN)膜もしくは窒化チタン(TiN)膜を埋め込んだ後に、CMP法またはエッチバック法により上部を除去することにより形成される。このバリアメタル膜30bは、後の工程で、容量素子の誘電体材料形成のための高温熱処理が行われるときに、下部電極を形成するルテニウムと、導電層30aに含まれるタングステンとの界面において所望しない反応が生じるのを抑制するためのものである。以上の手順により、導電層30aとバリアメタル膜30bとからなるプラグ30が形成される。
【0027】
次に、図7〜10を用いて、プラグ30の上部に容量素子C1を形成する手順について説明する。なお、図7〜10においては、容量素子C1以外の部材については、図示を簡略化している。
【0028】
まず、図7に示すように、プラグ30および酸化シリコン19の上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C1のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。酸化シリコン膜22は、例えばTEOS(又はBPTEOS)とO3とをソースガスに用いたプラズマCVD法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23及びダミースルーホール23a,23bを形成する(図7においては、ダミースルーホール23aのみが示されているが、ダミースルーホール23bも同様の構造をとる)。
【0029】
図8に、この状態における容量素子(キャパシタ)C1を上面から見た様子を示す。ここで、図8のA−A断面は、図7に示される断面図に対応している。
【0030】
図8に示すように、ダミースルーホール23aは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミースルーホール23bは、スルーホール23全体を所定の間隔の行および列で(例えば、1ブロックが256Kビットになるように)分割するように配置される。ここで、ダミースルーホール23aは、後の工程においてCVD法により堆積されるルテニウム膜がカバレッジできない(奥まで充填できない)ような、0.05〜0.10μm程度の小さいホール径を有するものとする。
【0031】
次に、図9に示すように、スパッタリング法によりスルーホール23の内部にルテニウムのシード層(図示しない)を形成した後に、その上層にCVD法により膜厚30〜80nm程度のルテニウム膜24を堆積する(なお、図9では、ルテニウム膜24が完全には堆積していない状態を図示している。ルテニウム膜24が完全に堆積した状態は、以下の図10で図示する)。
【0032】
このとき、ダミースルーホール23a,23bの内部においては、ホール径が小さいことによりCVDによるルテニウムは底までは堆積されないので、ダミースルーホール23a,23bの入口においてルテニウム膜24は分離される。この分離により、ルテニウム膜24において、ストレスが緩和されるので、酸化シリコン膜22からの剥離を防止することができる。また、ダミースルーホール23bにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜24の膜厚が大きくダミースルーホール23a,23bの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【0033】
次に、図10に示すように、スルーホール23の内部に下部電極25を形成する。下部電極25は、ルテニウム膜24の表面が酸化シリコン膜22の表面よりも下方となるようにルテニウム膜24をドライエッチ(またはCMP法でもよい)によりエッチバック(または研磨)し、スルーホール23の内部のみにルテニウム膜24を残すことにより形成される。
【0034】
このとき、ダミースルーホール23a,23b内のルテニウム膜24は残存するが、残存したこのルテニウム膜24が電気的な影響を与えてしまうことはない。
【0035】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜24のダメージを除去する。次に、膜厚0.5〜2nm程度のTa2O5膜26をCVD法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ta2O5膜26は結晶化される。
【0036】
次に、Ta2O5膜26の上層に、例えばルテニウムや窒化チタン等からなる膜厚50〜150nm程度の金属膜をスパッタリング法またはCVD法を用いて堆積させることにより、上部電極27を形成する。
【0037】
これにより、金属膜からなる上部電極27と、Ta2O5膜26からなる誘電体材料と、ルテニウム膜24からなる下部電極25とで構成される容量素子C1が形成される。即ち、メモリセル選択用MISFETとこれに直列に接続された容量素子C1とで構成されるDRAMのメモリセルが完成する。
【0038】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、小さいホール径を有するダミースルーホール23aをスルーホール23全体すなわちメモリセルアレイ領域を囲むように配置する。従って、ストレスが緩和されることにより、下部電極25の酸化シリコン膜22からの剥離を防止することができる。また、ダミースルーホール23bにより分割することで、さらにストレスを緩和することができる。また、ダミースルーホール23a,23b内でルテニウム膜24が分離された場合には、さらにストレスを緩和することができる。
【0039】
また、スルーホール23及びダミースルーホール23a,23bを同一のマスクで作成するので、工程数が増えてしまうことはない。
【0040】
また、白金族金属膜と絶縁膜との間に密着膜を形成しないので、ウェットエッチングを行った場合にも、溶液が白金族金属膜から染み出して密着膜を溶かすことにより白金族金属膜が剥がれてしまうことはない。
【0041】
なお、上記の説明においては、ダミースルーホール23a,23bを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜24は形成されるので、メモリセルアレイ領域以外にもダミースルーホール23a,23bを形成することにより、同様にルテニウム膜24の剥離を防止することができる。
【0042】
また、図8において、ダミースルーホール23a,23bは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【0043】
<実施の形態2>
実施の形態1に係る容量素子C1においては、ルテニウム膜24がカバレッジできないような小さいホール径を有するダミースルーホール23a,23bを形成させているが、ダミースルーホール23a,23bに代えて、ルテニウム膜がカバレッジできないような細い溝を有するダミーガードリングを用いてもよい。これにより、さらにストレスを緩和することが可能となる。
【0044】
実施の形態2においては、ダミーガードリングを有する容量素子C2をプラグ30の上部に形成する手順について、図11〜14を用いて説明する。なお、プラグ30を形成するまでの手順は、実施の形態1において図1〜6を用いて説明した手順と同様であるので、説明を省略する。
【0045】
図11に示すように、プラグ30および酸化シリコン膜19の上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C2のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。酸化シリコン膜22は、例えばTEOS(又はBPTEOS)とO3とをソースガスに用いたプラズマCVD法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23及びダミーガードリング23c,23dを形成する(図11においては、ダミーガードリング23cのみが示されているが、ダミーガードリング23dも同様の構造をとる)。
【0046】
図12に、この状態における容量素子C2を上面から見た様子を示す。ここで、図12のB−B断面は、図11に示される断面図に対応している。
【0047】
図12に示すように、ダミーガードリング23cは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミーガードリング23dは、スルーホール23全体を所定の間隔の行および列で(例えば、1ブロックが256Kビットになるように)分割するように配置される。ここで、ダミーガードリング23c,23dは、後の工程においてCVD法により堆積されるルテニウム膜がカバレッジできない(奥まで充填できない)ような、0.02〜0.10μm程度の狭い幅の溝を有するものとする。
【0048】
次に、図13に示すように、スパッタリング法によりスルーホール23の内部にルテニウムのシード層(図示しない)を形成した後に、その上層にCVD法により膜厚30〜80nm程度のルテニウム膜24を堆積する(なお、図13では、ルテニウム膜24が完全には堆積していない状態を図示している。ルテニウム膜24が完全に堆積した状態は、以下の図14で図示する)。
【0049】
このとき、ダミーガードリング23c,23dの内部においては、幅が狭いことによりCVDによるルテニウムは底までは堆積されないので、ダミーガードリング23c,23dの入口においてルテニウム膜24は分離される。この分離により、ルテニウム膜24において、ストレスが緩和されるので、酸化シリコン膜22からの剥離を防止することができる。また、ダミーガードリング23dにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜24の膜厚が大きくダミーガードリング23c,23dの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【0050】
次に、図14に示すように、スルーホール23の内部に下部電極25を形成する。下部電極25は、ルテニウム膜24の表面が酸化シリコン膜22の表面よりも下方となるようにルテニウム膜24をドライエッチ(またはCMP法でもよい)によりエッチバック(または研磨)し、スルーホール23の内部のみにルテニウム膜24を残すことにより形成される。
【0051】
このとき、ダミーガードリング23c,23d内のルテニウム膜24は残存するが、残存したこのルテニウム膜24が電気的な影響を与えてしまうことはない。
【0052】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜24のダメージを除去する。次に、膜厚0.5〜2nm程度のTa2O5膜26をCVD法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ta2O5膜26は結晶化される。
【0053】
次に、Ta2O5膜26の上層に、例えばルテニウムや窒化チタン等からなる膜厚50〜150nm程度の金属膜をスパッタリング法またはCVD法を用いて堆積させることにより、上部電極27を形成する。
【0054】
これにより、金属膜からなる上部電極27と、Ta2O5膜26からなる誘電体材料と、ルテニウム膜24からなる下部電極25とで構成される容量素子C2が形成される。即ち、メモリセル選択用MISFETとこれに直列に接続された容量素子C2とで構成されるDRAMのメモリセルが完成する。
【0055】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、実施の形態1に係るダミースルーホール23a,23bに代えて、ダミーガードリング23c,23dを形成する。従って、より連続的にメモリセルを分断させることができるので、実施の形態1の効果に加えて、ストレスをさらに緩和できるという効果を有する。
【0056】
なお、上記の説明においては、ダミーガードリング23c,23dを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜24は形成されるので、メモリセルアレイ領域以外にもダミーガードリング23c,23dを形成することにより、同様にルテニウム膜24の剥離を防止することができる。
【0057】
また、図12において、ダミーガードリング23c,23dは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【0058】
<実施の形態3>
実施の形態1に係る容量素子C1および実施の形態2に係る容量素子C2においては、下部電極25の内側にのみTa2O5膜26と上部電極27とを形成させていたが、下部電極25の外側にもTa2O5膜26と上部電極27とを形成させることにより、キャパシタ電極の容量を大きくすることができる。
【0059】
実施の形態3においては、下部電極25の外側にもTa2O5膜26と上部電極27とを形成させた容量素子C3をプラグ30の上部に形成する手順について、図15〜20を用いて説明する。なお、ビット線18を形成するまでの手順は、実施の形態1において図1〜5を用いて説明した手順と同様であるので、説明を省略する。
【0060】
図15に示すように、ビット線18および酸化シリコン膜16の上層に、CVD法により膜厚5〜20nm程度の窒化シリコン膜18aを堆積する。次に、窒化シリコン膜18aの上層に、膜厚300〜500nm程度の酸化シリコン膜19を形成する。
【0061】
次に、酸化シリコン膜19の上層に、窒化シリコン膜19aを形成する。
【0062】
次に、レジスト膜をマスクにしたドライエッチングにより、酸化シリコン19および窒化シリコン膜19a内にコンタクトホール20を形成する。
【0063】
次に、このコンタクトホール20の内部にプラグ30を形成する。プラグ30は、例えば、次のような手順で形成される。まず、コンタクトホール20内部および酸化シリコン膜19上に、タングステン膜、タングステンナイトライド膜、窒化チタン膜、シリコン窒化チタン(TiNSi)膜、アルミニウム窒化チタン(TiNAl)膜、窒化タンタル(TaN)膜、シリコン窒化タンタル(TaNSi)膜、シリコン窒化タングステン(WNSi)膜、多結晶シリコン膜等からなる堆積層を形成する。次に、この堆積層を凹形にエッチバック(リセス)する。即ち、窒化シリコン膜19a上及びコンタクトホール20内上部において、この堆積層の上部が除去されて、残った部分が導電層30aとなる。次に、導電層30aの上層に、バリアメタル膜30bを形成する。バリアメタル膜30bは、導電層30a上の凹部に、窒化タンタル(TaN)膜もしくは窒化チタン(TiN)膜を埋め込んだ後に、CMP法またはエッチバック法により上部を除去することにより形成される。このバリアメタル膜30bは、後の工程で、容量素子の誘電体材料形成のための高温熱処理が行われるときに、下部電極を形成するルテニウムと、導電層30aに含まれるタングステンとの界面において所望しない反応が生じるのを抑制するためのものである。以上の手順により、導電層30aとバリアメタル膜30bとからなるプラグ30が形成される。
【0064】
次に、図16〜20を用いて、プラグ30の上部に容量素子C3を形成する手順について説明する。なお、図16〜20においては、容量素子C3以外の部材については、図示を簡略化している。
【0065】
まず、図16に示すように、プラグ30および窒化シリコン19aの上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C3のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。酸化シリコン膜22は、例えばTEOS(又はBPTEOS)とO3とをソースガスに用いたプラズマCVD法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23、ダミーガードリング23c,23d及び、ガードリング23eを形成する(図16においては、ダミーガードリング23cのみが示されているが、ダミーガードリング23dも同様の構造をとる)。
【0066】
図17に、この状態における容量素子C3を上面から見た様子を示す。ここで、図17のC−C断面は、図16に示される断面図に対応している。
【0067】
図17に示すように、ダミーガードリング23cは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミーガードリング23dは、スルーホール23全体を所定の間隔の行および列で(例えば、1ブロックが256Kビットになるように)分割するように配置される。ここで、ダミーガードリング23c,23dは、後の工程においてCVD法により堆積されるルテニウム膜がカバレッジできない(奥まで充填できない)ような、0.02〜0.10μm程度の狭い幅の溝を有するものとする。
【0068】
また、ガードリング23eは、ダミガードリング23cの外側に形成される。
【0069】
ガードリング23eは、内側(紙面右側)のメモリセルアレイ領域と、外側(紙面左側)の周辺回路領域との境界に配置され、後の工程で、メモリセルアレイ領域においてウェットエッチングを行うときに、周辺回路領域に溶液が染み出すのを防止するためのものである。ガードリング23eは、後の工程においてCVD法により堆積されるルテニウム膜が十分カバレッジできる(奥まで充填できる)ような、0.2〜0.5μm程度の広い幅の溝を有するものとする。また、このとき、スルーホール23およびダミガードリング23cは、窒化シリコン膜19aを貫通しないように形成される。
【0070】
次に、図18に示すように、スパッタリング法によりスルーホール23の内部にルテニウムのシード層(図示しない)を形成した後に、その上層にCVD法により膜厚30〜80nm程度のルテニウム膜24を堆積する(なお、図18では、ルテニウム膜24が完全には堆積していない状態を図示している。ルテニウム膜24が完全に堆積した状態は、以下の図19で図示する)。
【0071】
このとき、ダミーガードリング23c,23dの内部においては、幅が狭いことによりCVDによるルテニウムは底までは堆積されないので、ダミーガードリング23c,23dの入口においてルテニウム膜24は分離される。この分離により、ルテニウム膜24において、ストレスが緩和されるので、酸化シリコン膜22からの剥離を防止することができる。また、ダミーガードリング23dにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜24の膜厚が大きくダミーガードリング23c,23dの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【0072】
また、このとき、ガードリング23eの内部には、ルテニウム膜は十分にカバレッジして堆積されている。
【0073】
次に、図19に示すように、スルーホール23の内部に下部電極25を形成する。下部電極25は、ルテニウム膜24の表面が酸化シリコン膜22の表面よりも下方となるようにルテニウム膜24をドライエッチ(またはCMP法でもよい)によりエッチバック(または研磨)し、スルーホール23(及びガードリング23e)の内部のみにルテニウム膜24を残すことにより形成される。
【0074】
次に、レジスト29によりガードリング23eより外側(紙面左側)を覆い、ガードリング23eより内側(紙面右側)の酸化シリコン膜22をウェットエッチングにより除去する。これにより、後の工程において、下部電極25の外側にもTa2O5膜26と上部電極27とを形成することができ、その分だけキャパシタ電極の容量を大きくすることができる。また、ガードリング23eより外側に配置される周辺回路には、層間絶縁膜としての酸化シリコン膜22を残存させることができる。なお、この酸化シリコン膜22のウェットエッチングは、メモリセルアレイ領域のみで行われる。
【0075】
また、このウェットエッチングのときには、ダミーガードリング23c,23d内の上部に一部堆積されたCVDによるルテニウムは、酸化シリコン膜22と共に除去されるので、実施の形態1,2のように残存してしまうことはない。
【0076】
また、ダミーガードリング23c,23dの底部は、窒化シリコン膜21だけではなく窒化シリコン膜19aも形成されているので、ウェットエッチングのときに溶液が下部へ染み出すことを防止できる。
【0077】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜24のダメージを除去する。次に、膜厚0.5〜2nm程度のTa2O5膜26をCVD法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ta2O5膜26は結晶化される。
【0078】
次に、図20に示すように、Ta2O5膜26の上層に、例えばルテニウムや窒化チタン等からなる膜厚50〜150nm程度の金属膜をスパッタリング法またはCVD法を用いて堆積させることにより、上部電極27を形成する。
【0079】
これにより、金属膜からなる上部電極27と、Ta2O5膜26からなる誘電体材料と、ルテニウム膜24からなる下部電極25とで構成される容量素子C3が形成される。即ち、メモリセル選択用MISFETとこれに直列に接続された容量素子C3とで構成されるDRAMのメモリセルが完成する。
【0080】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、下部電極25の外側にもTa2O5膜26と上部電極27とを形成することができるので、その分だけキャパシタ電極の容量を大きくすることができる。
【0081】
また、スルーホール23、ガードリング23e、及びダミーガードリング23c,23dを同一のマスクで作成するので、工程数が増えてしまうことはない。
【0082】
また、酸化シリコン膜19上に窒化シリコン膜19aを形成し、メモリセルアレイ領域と周辺回路領域との境界にガードリング23eを形成しているので、上記のキャパシタ電極の形成の際に酸化シリコン膜22のウェットエッチングを行ったときにも、溶液が染み出すことを防止することができる。
【0083】
なお、上記の説明においては、ダミーガードリング23c,23dを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜24は形成されるので、メモリセルアレイ領域以外にもダミーガードリング23c,23dを形成することにより、同様にルテニウム膜24の剥離を防止することができる。
【0084】
また、図17において、ダミーガードリング23c,23dは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【0085】
また、ダミーガードリング23c,23dに代えて、ダミースルーホール23a,23bを形成してもよい。
【0086】
【発明の効果】
以上、説明したように、請求項1に記載の発明に係る半導体記憶装置の製造方法および請求項9に記載の発明に係る半導体記憶装置においては、ストレスが緩和されることにより、キャパシタ下部電極の絶縁膜からの剥離を防止することができる。
【図面の簡単な説明】
【図1】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図2】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図3】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図4】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図5】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図6】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図7】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図8】実施の形態1に係るDRAMの製造方法を示す上面図である。
【図9】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図10】実施の形態2に係るDRAMの製造方法を示す断面図である。
【図11】実施の形態2に係るDRAMの製造方法を示す断面図である。
【図12】実施の形態2に係るDRAMの製造方法を示す上面図である。
【図13】実施の形態2に係るDRAMの製造方法を示す断面図である。
【図14】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図15】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図16】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図17】実施の形態3に係るDRAMの製造方法を示す上面図である。
【図18】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図19】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図20】実施の形態3に係るDRAMの製造方法を示す断面図である。
【符号の説明】
1 基板、4 分離領域、5 p型ウェル、6 n型ウェル、7 ゲート酸化膜、8 ゲート構造、9 ゲート電極、10,18a,19a,21 窒化シリコン膜、11 p型半導体領域、12 サイドウォールスペーサ、13 n型半導体領域、14,16,19,22 酸化シリコン膜、15,30 プラグ、17,20 コンタクトホール、18 ビット線、23 スルーホール、23a,23b ダミースルーホール、23c,23d ダミーガードリング、23e ガードリング、24 ルテニウム膜、25 下部電極、26 Ta2O5膜、27上部電極、29 レジスト、30a 導電層、30b バリアメタル膜。
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、特に、白金族金属によって電極が形成された情報蓄積用容量素子を有する半導体記憶装置およびその製造方法に関する。
【0002】
【従来の技術】
近年のDRAM(Dynamic Random Access Memory)は、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子(以下では、単に容量素子と呼ぶ)をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む256メガビット以降の大容量DRAMの場合は、容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【0003】
そこで、容量素子の誘電体材料として、酸化タンタル(Ta2O5)、チタン酸ストロンチウム(STO)、チタン酸バリウムストロンチウム(BST)などの高誘電体(強誘電体)膜を採用することが検討されている。すなわち、酸化タンタルの比誘電率は40程度であり、STOおよびBSTの比誘電率は200〜500程度と、いずれも比誘電率が高いことから、これらの高(強)誘電膜を誘電体材料として用いることにより、比誘電率が7〜8程度である窒化シリコン等を誘電体材料に用いる場合に比べて、蓄積電荷量の大幅な増加が期待できるからである。
【0004】
しかし、これらの高(強)誘電体膜は、単に成膜しただけでは高い比誘電率が得られず、かつ膜のリーク電流も大きいため、成膜後に750℃以上の酸素雰囲気中で熱処理を行うことによって、結晶化および膜質の改善を図る必要がある。そのため、容量素子の誘電体材料に高(強)誘電体膜を用いる場合は、この高温熱処理によるMISFETの特性変動といった問題が生じる。
【0005】
そこで、誘電体材料に高(強)誘電体膜を用いる場合には、その下地となる下部電極に、ルテニウム(Ru)、プラチナ(Pt)およびイリジウム(Ir)などの白金族金属が使用される。これらの金属表面に高(強)誘電体膜を堆積した場合には、600〜650℃と通常の熱処理より100℃以上も低温の熱処理で膜の結晶化および膜質の改善を図ることができるため、製造工程全体の熱処理量を低減し、MISFETの特性変動を防止することができる。
【0006】
特許文献1には、このような熱処理による変形を抑制するためのガードリングを備えたDRAMの例が示されている。
【0007】
【特許文献1】
特開2002−134506号公報
【0008】
【発明が解決しようとする課題】
ところで、本発明者は、基板の主面上に堆積した絶縁膜(例えば酸化シリコン膜)をエッチングして深い溝を形成した後、この溝の内部に、容量素子の下部電極を、ルテニウム膜等の白金族金属膜により形成するプロセスを検討している。しかしながら本発明者は、白金族金属と絶縁膜(特に酸化シリコン膜)との接着性が低いために製造工程の途中で白金族金属膜が剥がれて、製造歩留まりが低下してしまうという問題点を見出した。この問題点を解決するために、白金族金属膜と絶縁膜との間に密着膜を形成することが考えられるが、ウェットエッチングを行った場合に、溶液が白金族金属膜から染み出して密着膜を溶かすことにより、白金族金属膜が剥がれてしまうという問題点があった。
【0009】
本発明は以上の問題点を解決するためになされたものであり、容量の低下を伴うことなく製造工程における白金族金属膜の剥離を防止する半導体記憶装置およびその製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記の課題を解決するために、請求項1に記載の発明に係る半導体記憶装置の製造方法は、(a)複数のプラグが設けられた下地を準備する工程と、(b)前記下地及び前記複数のプラグ上に絶縁膜を形成する工程と、(c)前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に複数のスルーホールを形成する工程と、(d)前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーパターンを形成する工程と、(e)白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極を前記スルーホール内に順次に形成することによりキャパシタを形成する工程とを備える。
【0011】
また、請求項9に記載の発明に係る半導体記憶装置は、複数のプラグが設けられた下地と、前記下地及び前記複数のプラグ上に形成された絶縁膜と、前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に形成された複数のスルーホールと、前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内に形成されたダミーパターンと、前記スルーホール内に順次に形成された、白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極からなるキャパシタとを備える。
【0012】
【発明の実施の形態】
以下、本発明の各実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0013】
<実施の形態1>
図1は、本発明の実施の形態1に係るDRAMの製造方法を示す断面図である。以下では、図1〜10を用いて、工程順に説明する。なお、図1〜6は、従来技術におけるDRAMの製造工程と同様である。
【0014】
まず、図1に示すように、p型で比抵抗が10Ωcm程度の基板1を用意し、この基板1の主面に分離領域4を形成する。分離領域4は、次のような手順で形成される。まず、基板1の主面に浅い溝を形成する。その後、熱酸化を施すことにより基板1上に酸化シリコン膜を堆積した後に、これをCMP(Chemical Mechanical Polishing)法により研磨して溝の内部にのみ酸化シリコン膜を残す。これにより、分離領域4が形成される。
【0015】
次に、基板1上面内において、後の工程でnチャネル型MISFETを含むメモリアレイとなるべき領域に、ボロン(B)等のp型不純物のイオン打ち込みを行うことによりp型ウェル5を形成する。次に、p型ウェル5上面内において、後の工程でメモリセルとなるべき領域に、リン(P)等のn型不純物のイオン打ち込みを行うことにより、n型ウェル6を形成する。また、この後に、n型ウェル6に、MISFETのしきい値電圧を調整するためのボロン等のp型不純物のイオン打ち込みを行う。
【0016】
次に、図2に示すように、メモリセルとなるべきn型ウェル6の上面に、酸化シリコンからなるゲート酸化膜7を3〜7nm形成し、ゲート酸化膜7の上部にゲート構造8を形成する。ゲート構造8は、メモリセル選択用MISFETの一部を構成し、活性領域以外の領域ではワード線(WL)として機能する。
【0017】
ゲート構造8は、次のような手順で形成される。まず、基板1上に、リン等のn型不純物が導入された膜厚50〜70nm程度の多結晶シリコン膜と、膜厚1〜20nm程度のタングステンシリコン(WSi)膜とを、CVD(Chemical Vapor Deposition)法により順次堆積する。次に、その上層に、膜厚30〜60nm程度のタングステンナイトライド(WN)膜と、膜厚50〜100nm程度のタングステン(W)膜とを、スパッタリング法により順次堆積する。これにより、ゲート電極9が形成される。さらに、ゲート電極9の上層に、膜厚100〜250nm程度の窒化シリコン膜10をCVD法により堆積した後に、レジスト膜をマスクにしてこれらの膜をパターニングすることにより、ゲート電極9と窒化シリコン膜10とからなるゲート構造8が形成される。
【0018】
さらに、MISFETのしきい値電圧を制御するために、メモリアレイにポケット注入を行う。即ち、ゲート構造8の両側のn型ウェル6において、ボロン等のp型不純物のイオン打ち込みを行うことにより、p型半導体領域11を形成する。
【0019】
次に、図3に示すように、ゲート構造8の側壁にサイドウォールスペーサ12を形成する。サイドウォールスペーサ12は、基板1上に膜厚150〜300nm程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより形成される。
【0020】
さらに、ゲート構造8の両側のp型半導体領域11において、砒素(As)等のn型不純物のイオン打ち込みを行うことにより、n型半導体領域13を形成する。これにより、nチャネル型MISFETが略完成する。
【0021】
次に、図4に示すように、基板1上に膜厚500nm程度の酸化シリコン膜14を形成する。次に、メモリセル選択用MISFETのソースおよびドレインとなるべきn型半導体領域13上において、酸化シリコン膜14をドライエッチングにより除去してコンタクトホールを形成し、このコンタクトホールの内部にプラグ15を形成する。プラグ15は、リン等のn型不純物を導入した多結晶シリコン膜をCVD法で堆積した後に、この多結晶シリコン膜をCMP法またはエッチバックによりコンタクトホールの内部に残すことにより形成される。
【0022】
次に、酸化シリコン膜14の上層に膜厚200nm程度の酸化シリコン膜16を堆積する。この酸化シリコン膜16に、ドライエッチングを行うことによりコンタクトホール17を形成し、プラグ15の表面を露出させる。
【0023】
次に、図5に示すように、酸化シリコン膜16の上層にビット線(BL)18を形成する。ビット線18は、例えば、次のような手順で形成される。まず、酸化シリコン膜16およびコンタクトホール17の上層に、膜厚10〜50nm程度のチタン(Ti)膜と、膜厚10〜50nm程度の窒化チタン(TiN)膜とを、スパッタリング法もしくはCVD法で順次堆積する。次に、その上層に、膜厚100〜150nm程度のタングステン膜と、膜厚50〜200nm程度の窒化シリコン膜とを、CVD法で順次堆積する。この後、レジスト膜をマスクにしてエッチングを行うことにより、これらの膜を所望の形状にパターニングする。これにより、ビット線18が形成される。
【0024】
次に、図6に示すように、ビット線18および酸化シリコン膜16の上層に、CVD法により膜厚5〜20nm程度の窒化シリコン膜18aを堆積する。次に、窒化シリコン膜18aの上層に、膜厚300〜500nm程度の酸化シリコン膜19を形成する。
【0025】
次に、レジスト膜をマスクにしたドライエッチングにより、酸化シリコン19内にコンタクトホール20を形成する。
【0026】
次に、コンタクトホール20の内部にプラグ30を形成する。プラグ30は、例えば、次のような手順で形成される。まず、コンタクトホール20内部および酸化シリコン膜19上に、タングステン膜、タングステンナイトライド膜、窒化チタン膜、シリコン窒化チタン(TiNSi)膜、アルミニウム窒化チタン(TiNAl)膜、窒化タンタル(TaN)膜、シリコン窒化タンタル(TaNSi)膜、シリコン窒化タングステン(WNSi)膜、多結晶シリコン膜等からなる堆積層を形成する。次に、この堆積層を凹形にエッチバック(リセス)する。即ち、酸化シリコン膜19上及びコンタクトホール20内上部において、この堆積層が除去されて、残った部分が導電層30aとなる。次に、導電層30aの上層に、バリアメタル膜30bを形成する。バリアメタル膜30bは、導電層30a上の凹部に、窒化タンタル(TaN)膜もしくは窒化チタン(TiN)膜を埋め込んだ後に、CMP法またはエッチバック法により上部を除去することにより形成される。このバリアメタル膜30bは、後の工程で、容量素子の誘電体材料形成のための高温熱処理が行われるときに、下部電極を形成するルテニウムと、導電層30aに含まれるタングステンとの界面において所望しない反応が生じるのを抑制するためのものである。以上の手順により、導電層30aとバリアメタル膜30bとからなるプラグ30が形成される。
【0027】
次に、図7〜10を用いて、プラグ30の上部に容量素子C1を形成する手順について説明する。なお、図7〜10においては、容量素子C1以外の部材については、図示を簡略化している。
【0028】
まず、図7に示すように、プラグ30および酸化シリコン19の上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C1のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。酸化シリコン膜22は、例えばTEOS(又はBPTEOS)とO3とをソースガスに用いたプラズマCVD法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23及びダミースルーホール23a,23bを形成する(図7においては、ダミースルーホール23aのみが示されているが、ダミースルーホール23bも同様の構造をとる)。
【0029】
図8に、この状態における容量素子(キャパシタ)C1を上面から見た様子を示す。ここで、図8のA−A断面は、図7に示される断面図に対応している。
【0030】
図8に示すように、ダミースルーホール23aは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミースルーホール23bは、スルーホール23全体を所定の間隔の行および列で(例えば、1ブロックが256Kビットになるように)分割するように配置される。ここで、ダミースルーホール23aは、後の工程においてCVD法により堆積されるルテニウム膜がカバレッジできない(奥まで充填できない)ような、0.05〜0.10μm程度の小さいホール径を有するものとする。
【0031】
次に、図9に示すように、スパッタリング法によりスルーホール23の内部にルテニウムのシード層(図示しない)を形成した後に、その上層にCVD法により膜厚30〜80nm程度のルテニウム膜24を堆積する(なお、図9では、ルテニウム膜24が完全には堆積していない状態を図示している。ルテニウム膜24が完全に堆積した状態は、以下の図10で図示する)。
【0032】
このとき、ダミースルーホール23a,23bの内部においては、ホール径が小さいことによりCVDによるルテニウムは底までは堆積されないので、ダミースルーホール23a,23bの入口においてルテニウム膜24は分離される。この分離により、ルテニウム膜24において、ストレスが緩和されるので、酸化シリコン膜22からの剥離を防止することができる。また、ダミースルーホール23bにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜24の膜厚が大きくダミースルーホール23a,23bの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【0033】
次に、図10に示すように、スルーホール23の内部に下部電極25を形成する。下部電極25は、ルテニウム膜24の表面が酸化シリコン膜22の表面よりも下方となるようにルテニウム膜24をドライエッチ(またはCMP法でもよい)によりエッチバック(または研磨)し、スルーホール23の内部のみにルテニウム膜24を残すことにより形成される。
【0034】
このとき、ダミースルーホール23a,23b内のルテニウム膜24は残存するが、残存したこのルテニウム膜24が電気的な影響を与えてしまうことはない。
【0035】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜24のダメージを除去する。次に、膜厚0.5〜2nm程度のTa2O5膜26をCVD法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ta2O5膜26は結晶化される。
【0036】
次に、Ta2O5膜26の上層に、例えばルテニウムや窒化チタン等からなる膜厚50〜150nm程度の金属膜をスパッタリング法またはCVD法を用いて堆積させることにより、上部電極27を形成する。
【0037】
これにより、金属膜からなる上部電極27と、Ta2O5膜26からなる誘電体材料と、ルテニウム膜24からなる下部電極25とで構成される容量素子C1が形成される。即ち、メモリセル選択用MISFETとこれに直列に接続された容量素子C1とで構成されるDRAMのメモリセルが完成する。
【0038】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、小さいホール径を有するダミースルーホール23aをスルーホール23全体すなわちメモリセルアレイ領域を囲むように配置する。従って、ストレスが緩和されることにより、下部電極25の酸化シリコン膜22からの剥離を防止することができる。また、ダミースルーホール23bにより分割することで、さらにストレスを緩和することができる。また、ダミースルーホール23a,23b内でルテニウム膜24が分離された場合には、さらにストレスを緩和することができる。
【0039】
また、スルーホール23及びダミースルーホール23a,23bを同一のマスクで作成するので、工程数が増えてしまうことはない。
【0040】
また、白金族金属膜と絶縁膜との間に密着膜を形成しないので、ウェットエッチングを行った場合にも、溶液が白金族金属膜から染み出して密着膜を溶かすことにより白金族金属膜が剥がれてしまうことはない。
【0041】
なお、上記の説明においては、ダミースルーホール23a,23bを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜24は形成されるので、メモリセルアレイ領域以外にもダミースルーホール23a,23bを形成することにより、同様にルテニウム膜24の剥離を防止することができる。
【0042】
また、図8において、ダミースルーホール23a,23bは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【0043】
<実施の形態2>
実施の形態1に係る容量素子C1においては、ルテニウム膜24がカバレッジできないような小さいホール径を有するダミースルーホール23a,23bを形成させているが、ダミースルーホール23a,23bに代えて、ルテニウム膜がカバレッジできないような細い溝を有するダミーガードリングを用いてもよい。これにより、さらにストレスを緩和することが可能となる。
【0044】
実施の形態2においては、ダミーガードリングを有する容量素子C2をプラグ30の上部に形成する手順について、図11〜14を用いて説明する。なお、プラグ30を形成するまでの手順は、実施の形態1において図1〜6を用いて説明した手順と同様であるので、説明を省略する。
【0045】
図11に示すように、プラグ30および酸化シリコン膜19の上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C2のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。酸化シリコン膜22は、例えばTEOS(又はBPTEOS)とO3とをソースガスに用いたプラズマCVD法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23及びダミーガードリング23c,23dを形成する(図11においては、ダミーガードリング23cのみが示されているが、ダミーガードリング23dも同様の構造をとる)。
【0046】
図12に、この状態における容量素子C2を上面から見た様子を示す。ここで、図12のB−B断面は、図11に示される断面図に対応している。
【0047】
図12に示すように、ダミーガードリング23cは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミーガードリング23dは、スルーホール23全体を所定の間隔の行および列で(例えば、1ブロックが256Kビットになるように)分割するように配置される。ここで、ダミーガードリング23c,23dは、後の工程においてCVD法により堆積されるルテニウム膜がカバレッジできない(奥まで充填できない)ような、0.02〜0.10μm程度の狭い幅の溝を有するものとする。
【0048】
次に、図13に示すように、スパッタリング法によりスルーホール23の内部にルテニウムのシード層(図示しない)を形成した後に、その上層にCVD法により膜厚30〜80nm程度のルテニウム膜24を堆積する(なお、図13では、ルテニウム膜24が完全には堆積していない状態を図示している。ルテニウム膜24が完全に堆積した状態は、以下の図14で図示する)。
【0049】
このとき、ダミーガードリング23c,23dの内部においては、幅が狭いことによりCVDによるルテニウムは底までは堆積されないので、ダミーガードリング23c,23dの入口においてルテニウム膜24は分離される。この分離により、ルテニウム膜24において、ストレスが緩和されるので、酸化シリコン膜22からの剥離を防止することができる。また、ダミーガードリング23dにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜24の膜厚が大きくダミーガードリング23c,23dの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【0050】
次に、図14に示すように、スルーホール23の内部に下部電極25を形成する。下部電極25は、ルテニウム膜24の表面が酸化シリコン膜22の表面よりも下方となるようにルテニウム膜24をドライエッチ(またはCMP法でもよい)によりエッチバック(または研磨)し、スルーホール23の内部のみにルテニウム膜24を残すことにより形成される。
【0051】
このとき、ダミーガードリング23c,23d内のルテニウム膜24は残存するが、残存したこのルテニウム膜24が電気的な影響を与えてしまうことはない。
【0052】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜24のダメージを除去する。次に、膜厚0.5〜2nm程度のTa2O5膜26をCVD法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ta2O5膜26は結晶化される。
【0053】
次に、Ta2O5膜26の上層に、例えばルテニウムや窒化チタン等からなる膜厚50〜150nm程度の金属膜をスパッタリング法またはCVD法を用いて堆積させることにより、上部電極27を形成する。
【0054】
これにより、金属膜からなる上部電極27と、Ta2O5膜26からなる誘電体材料と、ルテニウム膜24からなる下部電極25とで構成される容量素子C2が形成される。即ち、メモリセル選択用MISFETとこれに直列に接続された容量素子C2とで構成されるDRAMのメモリセルが完成する。
【0055】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、実施の形態1に係るダミースルーホール23a,23bに代えて、ダミーガードリング23c,23dを形成する。従って、より連続的にメモリセルを分断させることができるので、実施の形態1の効果に加えて、ストレスをさらに緩和できるという効果を有する。
【0056】
なお、上記の説明においては、ダミーガードリング23c,23dを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜24は形成されるので、メモリセルアレイ領域以外にもダミーガードリング23c,23dを形成することにより、同様にルテニウム膜24の剥離を防止することができる。
【0057】
また、図12において、ダミーガードリング23c,23dは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【0058】
<実施の形態3>
実施の形態1に係る容量素子C1および実施の形態2に係る容量素子C2においては、下部電極25の内側にのみTa2O5膜26と上部電極27とを形成させていたが、下部電極25の外側にもTa2O5膜26と上部電極27とを形成させることにより、キャパシタ電極の容量を大きくすることができる。
【0059】
実施の形態3においては、下部電極25の外側にもTa2O5膜26と上部電極27とを形成させた容量素子C3をプラグ30の上部に形成する手順について、図15〜20を用いて説明する。なお、ビット線18を形成するまでの手順は、実施の形態1において図1〜5を用いて説明した手順と同様であるので、説明を省略する。
【0060】
図15に示すように、ビット線18および酸化シリコン膜16の上層に、CVD法により膜厚5〜20nm程度の窒化シリコン膜18aを堆積する。次に、窒化シリコン膜18aの上層に、膜厚300〜500nm程度の酸化シリコン膜19を形成する。
【0061】
次に、酸化シリコン膜19の上層に、窒化シリコン膜19aを形成する。
【0062】
次に、レジスト膜をマスクにしたドライエッチングにより、酸化シリコン19および窒化シリコン膜19a内にコンタクトホール20を形成する。
【0063】
次に、このコンタクトホール20の内部にプラグ30を形成する。プラグ30は、例えば、次のような手順で形成される。まず、コンタクトホール20内部および酸化シリコン膜19上に、タングステン膜、タングステンナイトライド膜、窒化チタン膜、シリコン窒化チタン(TiNSi)膜、アルミニウム窒化チタン(TiNAl)膜、窒化タンタル(TaN)膜、シリコン窒化タンタル(TaNSi)膜、シリコン窒化タングステン(WNSi)膜、多結晶シリコン膜等からなる堆積層を形成する。次に、この堆積層を凹形にエッチバック(リセス)する。即ち、窒化シリコン膜19a上及びコンタクトホール20内上部において、この堆積層の上部が除去されて、残った部分が導電層30aとなる。次に、導電層30aの上層に、バリアメタル膜30bを形成する。バリアメタル膜30bは、導電層30a上の凹部に、窒化タンタル(TaN)膜もしくは窒化チタン(TiN)膜を埋め込んだ後に、CMP法またはエッチバック法により上部を除去することにより形成される。このバリアメタル膜30bは、後の工程で、容量素子の誘電体材料形成のための高温熱処理が行われるときに、下部電極を形成するルテニウムと、導電層30aに含まれるタングステンとの界面において所望しない反応が生じるのを抑制するためのものである。以上の手順により、導電層30aとバリアメタル膜30bとからなるプラグ30が形成される。
【0064】
次に、図16〜20を用いて、プラグ30の上部に容量素子C3を形成する手順について説明する。なお、図16〜20においては、容量素子C3以外の部材については、図示を簡略化している。
【0065】
まず、図16に示すように、プラグ30および窒化シリコン19aの上層に窒化シリコン膜21を堆積し、この窒化シリコン膜21の上層に、容量素子C3のキャパシタの高さ(即ち下部電極の高さ)と同じか又はそれ以上の膜厚を有する酸化シリコン膜22を堆積する。酸化シリコン膜22は、例えばTEOS(又はBPTEOS)とO3とをソースガスに用いたプラズマCVD法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜22および窒化シリコン膜21をドライエッチングすることにより、スルーホール23、ダミーガードリング23c,23d及び、ガードリング23eを形成する(図16においては、ダミーガードリング23cのみが示されているが、ダミーガードリング23dも同様の構造をとる)。
【0066】
図17に、この状態における容量素子C3を上面から見た様子を示す。ここで、図17のC−C断面は、図16に示される断面図に対応している。
【0067】
図17に示すように、ダミーガードリング23cは、スルーホール23全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミーガードリング23dは、スルーホール23全体を所定の間隔の行および列で(例えば、1ブロックが256Kビットになるように)分割するように配置される。ここで、ダミーガードリング23c,23dは、後の工程においてCVD法により堆積されるルテニウム膜がカバレッジできない(奥まで充填できない)ような、0.02〜0.10μm程度の狭い幅の溝を有するものとする。
【0068】
また、ガードリング23eは、ダミガードリング23cの外側に形成される。
【0069】
ガードリング23eは、内側(紙面右側)のメモリセルアレイ領域と、外側(紙面左側)の周辺回路領域との境界に配置され、後の工程で、メモリセルアレイ領域においてウェットエッチングを行うときに、周辺回路領域に溶液が染み出すのを防止するためのものである。ガードリング23eは、後の工程においてCVD法により堆積されるルテニウム膜が十分カバレッジできる(奥まで充填できる)ような、0.2〜0.5μm程度の広い幅の溝を有するものとする。また、このとき、スルーホール23およびダミガードリング23cは、窒化シリコン膜19aを貫通しないように形成される。
【0070】
次に、図18に示すように、スパッタリング法によりスルーホール23の内部にルテニウムのシード層(図示しない)を形成した後に、その上層にCVD法により膜厚30〜80nm程度のルテニウム膜24を堆積する(なお、図18では、ルテニウム膜24が完全には堆積していない状態を図示している。ルテニウム膜24が完全に堆積した状態は、以下の図19で図示する)。
【0071】
このとき、ダミーガードリング23c,23dの内部においては、幅が狭いことによりCVDによるルテニウムは底までは堆積されないので、ダミーガードリング23c,23dの入口においてルテニウム膜24は分離される。この分離により、ルテニウム膜24において、ストレスが緩和されるので、酸化シリコン膜22からの剥離を防止することができる。また、ダミーガードリング23dにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜24の膜厚が大きくダミーガードリング23c,23dの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【0072】
また、このとき、ガードリング23eの内部には、ルテニウム膜は十分にカバレッジして堆積されている。
【0073】
次に、図19に示すように、スルーホール23の内部に下部電極25を形成する。下部電極25は、ルテニウム膜24の表面が酸化シリコン膜22の表面よりも下方となるようにルテニウム膜24をドライエッチ(またはCMP法でもよい)によりエッチバック(または研磨)し、スルーホール23(及びガードリング23e)の内部のみにルテニウム膜24を残すことにより形成される。
【0074】
次に、レジスト29によりガードリング23eより外側(紙面左側)を覆い、ガードリング23eより内側(紙面右側)の酸化シリコン膜22をウェットエッチングにより除去する。これにより、後の工程において、下部電極25の外側にもTa2O5膜26と上部電極27とを形成することができ、その分だけキャパシタ電極の容量を大きくすることができる。また、ガードリング23eより外側に配置される周辺回路には、層間絶縁膜としての酸化シリコン膜22を残存させることができる。なお、この酸化シリコン膜22のウェットエッチングは、メモリセルアレイ領域のみで行われる。
【0075】
また、このウェットエッチングのときには、ダミーガードリング23c,23d内の上部に一部堆積されたCVDによるルテニウムは、酸化シリコン膜22と共に除去されるので、実施の形態1,2のように残存してしまうことはない。
【0076】
また、ダミーガードリング23c,23dの底部は、窒化シリコン膜21だけではなく窒化シリコン膜19aも形成されているので、ウェットエッチングのときに溶液が下部へ染み出すことを防止できる。
【0077】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜24のダメージを除去する。次に、膜厚0.5〜2nm程度のTa2O5膜26をCVD法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ta2O5膜26は結晶化される。
【0078】
次に、図20に示すように、Ta2O5膜26の上層に、例えばルテニウムや窒化チタン等からなる膜厚50〜150nm程度の金属膜をスパッタリング法またはCVD法を用いて堆積させることにより、上部電極27を形成する。
【0079】
これにより、金属膜からなる上部電極27と、Ta2O5膜26からなる誘電体材料と、ルテニウム膜24からなる下部電極25とで構成される容量素子C3が形成される。即ち、メモリセル選択用MISFETとこれに直列に接続された容量素子C3とで構成されるDRAMのメモリセルが完成する。
【0080】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、下部電極25の外側にもTa2O5膜26と上部電極27とを形成することができるので、その分だけキャパシタ電極の容量を大きくすることができる。
【0081】
また、スルーホール23、ガードリング23e、及びダミーガードリング23c,23dを同一のマスクで作成するので、工程数が増えてしまうことはない。
【0082】
また、酸化シリコン膜19上に窒化シリコン膜19aを形成し、メモリセルアレイ領域と周辺回路領域との境界にガードリング23eを形成しているので、上記のキャパシタ電極の形成の際に酸化シリコン膜22のウェットエッチングを行ったときにも、溶液が染み出すことを防止することができる。
【0083】
なお、上記の説明においては、ダミーガードリング23c,23dを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜24は形成されるので、メモリセルアレイ領域以外にもダミーガードリング23c,23dを形成することにより、同様にルテニウム膜24の剥離を防止することができる。
【0084】
また、図17において、ダミーガードリング23c,23dは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【0085】
また、ダミーガードリング23c,23dに代えて、ダミースルーホール23a,23bを形成してもよい。
【0086】
【発明の効果】
以上、説明したように、請求項1に記載の発明に係る半導体記憶装置の製造方法および請求項9に記載の発明に係る半導体記憶装置においては、ストレスが緩和されることにより、キャパシタ下部電極の絶縁膜からの剥離を防止することができる。
【図面の簡単な説明】
【図1】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図2】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図3】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図4】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図5】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図6】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図7】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図8】実施の形態1に係るDRAMの製造方法を示す上面図である。
【図9】実施の形態1に係るDRAMの製造方法を示す断面図である。
【図10】実施の形態2に係るDRAMの製造方法を示す断面図である。
【図11】実施の形態2に係るDRAMの製造方法を示す断面図である。
【図12】実施の形態2に係るDRAMの製造方法を示す上面図である。
【図13】実施の形態2に係るDRAMの製造方法を示す断面図である。
【図14】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図15】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図16】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図17】実施の形態3に係るDRAMの製造方法を示す上面図である。
【図18】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図19】実施の形態3に係るDRAMの製造方法を示す断面図である。
【図20】実施の形態3に係るDRAMの製造方法を示す断面図である。
【符号の説明】
1 基板、4 分離領域、5 p型ウェル、6 n型ウェル、7 ゲート酸化膜、8 ゲート構造、9 ゲート電極、10,18a,19a,21 窒化シリコン膜、11 p型半導体領域、12 サイドウォールスペーサ、13 n型半導体領域、14,16,19,22 酸化シリコン膜、15,30 プラグ、17,20 コンタクトホール、18 ビット線、23 スルーホール、23a,23b ダミースルーホール、23c,23d ダミーガードリング、23e ガードリング、24 ルテニウム膜、25 下部電極、26 Ta2O5膜、27上部電極、29 レジスト、30a 導電層、30b バリアメタル膜。
Claims (12)
- (a)複数のプラグが設けられた下地を準備する工程と、
(b)前記下地及び前記複数のプラグ上に絶縁膜を形成する工程と、
(c)前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に複数のスルーホールを形成する工程と、
(d)前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーパターンを形成する工程と、
(e)白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極を前記スルーホール内に順次に形成することによりキャパシタを形成する工程と
を備える
半導体記憶装置の製造方法。 - 請求項1に記載の半導体記憶装置の製造方法であって、
前記工程(d)は、
前記複数のスルーホール全体を囲むダミーパターンと、前記複数のスルーホール全体を所定の間隔で分割するダミーパターンとを形成する工程
を備える半導体記憶装置の製造方法。 - 請求項1又は請求項2に記載の半導体記憶装置の製造方法であって、
前記工程(c)及び前記工程(d)を同一の工程内で行う
半導体記憶装置の製造方法。 - 請求項1乃至請求項3のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程(e)は、
前記白金族金属により前記ダミーパターンの入口が塞がれないような厚みを有する前記キャパシタ下部電極
形成する工程
を備える半導体記憶装置の製造方法。 - 請求項1乃至請求項4のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程(d)は、
前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミースルーホールを形成する工程
を備える半導体記憶装置の製造方法。 - 請求項1乃至請求項4のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程(d)は、
前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーガードリングを形成する工程
を備える半導体記憶装置の製造方法。 - 請求項1乃至請求項6のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程(e)は、
前記キャパシタ下部電極を形成した後に、前記絶縁膜を除去する工程
を備える半導体記憶装置の製造方法。 - 請求項7に記載の半導体記憶装置の製造方法であって、
前記キャパシタを含むメモリセルアレイ領域と前記メモリセルアレイ領域の周辺回路との間の前記絶縁層内にガードリングを形成する工程
をさらに備える半導体記憶装置の製造方法。 - 複数のプラグが設けられた下地と、
前記下地及び前記複数のプラグ上に形成された絶縁膜と、
前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に形成された複数のスルーホールと、
前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内に形成されたダミーパターンと、
前記スルーホール内に順次に形成された、白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極からなるキャパシタと
を備える半導体記憶装置。 - 請求項9に記載の半導体記憶装置であって、
前記複数のスルーホール全体を囲むダミーパターンと、前記複数のスルーホール全体を所定の間隔で分割するダミーパターンと
を備える半導体記憶装置。 - 請求項9又は請求項10に記載の半導体記憶装置であって、
前記ダミーパターンがダミースルーホールである
半導体記憶装置。 - 請求項9又は請求項10に記載の半導体記憶装置であって、
前記ダミーパターンがダミーガードリングである
半導体記憶装置。
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JP2009088336A (ja) * | 2007-10-01 | 2009-04-23 | Shinko Electric Ind Co Ltd | 配線基板 |
KR100934808B1 (ko) | 2008-03-03 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성 방법 |
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2003
- 2003-07-15 JP JP2003197111A patent/JP2005038888A/ja active Pending
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