JP2001267530A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2001267530A JP2001267530A JP2000072623A JP2000072623A JP2001267530A JP 2001267530 A JP2001267530 A JP 2001267530A JP 2000072623 A JP2000072623 A JP 2000072623A JP 2000072623 A JP2000072623 A JP 2000072623A JP 2001267530 A JP2001267530 A JP 2001267530A
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Abstract
(57)【要約】
【課題】 深穴型の情報蓄積用容量素子を有するメモリ
セルにおいて、蓄積容量を確保することのできる技術を
提供する。 【解決手段】 段差被覆性の悪い条件で成膜された非晶
質シリコン膜を結晶化した多結晶シリコン膜４９ｃと、
その表面に設けられたシリコン粒４９ｂとによって下部
電極４９を構成し、凹溝４７の底部における多結晶シリ
コン膜４９ｃの厚さを凹溝４７の開口部における多結晶
シリコン膜４９ｃの厚さよりも相対的に薄くする。
セルにおいて、蓄積容量を確保することのできる技術を
提供する。 【解決手段】 段差被覆性の悪い条件で成膜された非晶
質シリコン膜を結晶化した多結晶シリコン膜４９ｃと、
その表面に設けられたシリコン粒４９ｂとによって下部
電極４９を構成し、凹溝４７の底部における多結晶シリ
コン膜４９ｃの厚さを凹溝４７の開口部における多結晶
シリコン膜４９ｃの厚さよりも相対的に薄くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）に適用して有効な技術に関す
るものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】近年のＤＲＡＭは、メモリセルの微細化
に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴ（metal Insulator Semiconductor Field Effect T
ransistor ）の上方に配置する、いわゆるスタックド・
容量素子構造を採用している。
に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うた
めに、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴ（metal Insulator Semiconductor Field Effect T
ransistor ）の上方に配置する、いわゆるスタックド・
容量素子構造を採用している。
【０００３】スタックド・容量素子構造の一つに、例え
ば深穴型容量素子がある。例えば、株式会社プレスジャ
ーナル発行「セミコンダクタ・ワールド（Semiconducto
r World ）」１９９９年４月号、Ｐ７１の図２（ｃ）に
は、ＢＳＴを採用した深穴型（コーンケープ型）キャパ
シタの基本構造が記載されている。
ば深穴型容量素子がある。例えば、株式会社プレスジャ
ーナル発行「セミコンダクタ・ワールド（Semiconducto
r World ）」１９９９年４月号、Ｐ７１の図２（ｃ）に
は、ＢＳＴを採用した深穴型（コーンケープ型）キャパ
シタの基本構造が記載されている。
【０００４】これは、メモリセル選択用ＭＩＳＦＥＴの
上部の絶縁層に凹溝を形成し、この凹溝の内部に下部電
極（蓄積ノード）を形成し、続いて容量絶縁膜および上
部電極を順次埋め込むことで構成される容量素子であ
る。
上部の絶縁層に凹溝を形成し、この凹溝の内部に下部電
極（蓄積ノード）を形成し、続いて容量絶縁膜および上
部電極を順次埋め込むことで構成される容量素子であ
る。
【０００５】以下は、公知とされた技術ではないが、本
発明者によって検討された深穴型容量素子の製造方法で
あり、その概略は次のとおりである。まず、凹溝の内部
を含む絶縁層の上部に多結晶シリコン膜を堆積した後、
凹溝の外部の多結晶シリコン膜をエッチングで除去する
ことにより、凹溝の内壁に沿って下部電極を形成し、さ
らに多結晶シリコン膜の表面にシリコン粒からなる複数
の突起物を設けることによって、下部電極の表面を粗面
化する。次に、下部電極の上部に高（強）誘電体材料、
例えばＴａ2 Ｏ5 （酸化タンタル）膜を堆積し、続いて
Ｔａ2 Ｏ5 膜の上部に、例えばＴｉＮ（窒化チタン）膜
を堆積した後、フォトレジスト膜をマスクにしたエッチ
ングでＴｉＮ膜およびＴａ2 Ｏ5 膜を順次パターニング
することによって、Ｔａ2 Ｏ5 膜で容量絶縁膜を構成
し、ＴｉＮ膜で上部電極を構成する。
発明者によって検討された深穴型容量素子の製造方法で
あり、その概略は次のとおりである。まず、凹溝の内部
を含む絶縁層の上部に多結晶シリコン膜を堆積した後、
凹溝の外部の多結晶シリコン膜をエッチングで除去する
ことにより、凹溝の内壁に沿って下部電極を形成し、さ
らに多結晶シリコン膜の表面にシリコン粒からなる複数
の突起物を設けることによって、下部電極の表面を粗面
化する。次に、下部電極の上部に高（強）誘電体材料、
例えばＴａ2 Ｏ5 （酸化タンタル）膜を堆積し、続いて
Ｔａ2 Ｏ5 膜の上部に、例えばＴｉＮ（窒化チタン）膜
を堆積した後、フォトレジスト膜をマスクにしたエッチ
ングでＴｉＮ膜およびＴａ2 Ｏ5 膜を順次パターニング
することによって、Ｔａ2 Ｏ5 膜で容量絶縁膜を構成
し、ＴｉＮ膜で上部電極を構成する。
【０００６】
【発明が解決しようとする課題】しかしながら、メモリ
セルの微細化がさらに進むと、前記深穴型容量素子の凹
溝の底径が極端に小さくなり、下部電極を構成する多結
晶シリコン膜によって凹溝の底部が埋め込まれて、期待
される蓄積電荷量が得られないという問題が生ずること
を本発明者は見い出した。さらに、凹溝の底部で向かい
合うシリコン粒が接すると容量絶縁膜および上部電極の
形成が不可能となり、底部には容量が構成されないこと
も考えられる。
セルの微細化がさらに進むと、前記深穴型容量素子の凹
溝の底径が極端に小さくなり、下部電極を構成する多結
晶シリコン膜によって凹溝の底部が埋め込まれて、期待
される蓄積電荷量が得られないという問題が生ずること
を本発明者は見い出した。さらに、凹溝の底部で向かい
合うシリコン粒が接すると容量絶縁膜および上部電極の
形成が不可能となり、底部には容量が構成されないこと
も考えられる。
【０００７】本発明の目的は、深穴型の情報蓄積用容量
素子を有するメモリセルにおいて、蓄積容量を確保する
ことのできる技術を提供することにある。
素子を有するメモリセルにおいて、蓄積容量を確保する
ことのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極が、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられた
複数のシリコン粒とによって構成されるものである。 （２）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極が、多結晶
シリコン膜と、その表面に設けられ、凹溝の底部におけ
る粒径が凹溝の開口部における粒径よりも相対的に小さ
い複数のシリコン粒とによって構成されるものである。 （３）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極が、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられ、
凹溝の底部における粒径が凹溝の開口部における粒径よ
りも相対的に小さい複数のシリコン粒とによって構成さ
れるものである。 （４）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極は、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられた
複数のシリコン粒とによって構成され、凹溝の底部での
多結晶シリコン膜の厚さを凹溝の底部の径の１／２未満
で、かつシリコン粒を設けても凹溝の底部が埋まらない
厚さとするものである。 （５）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極は、多結晶
シリコン膜と、その表面に設けられ、凹溝の底部におけ
る粒径が凹溝の開口部における粒径よりも相対的に小さ
いシリコン粒とによって構成され、凹溝の底部での多結
晶シリコン膜の厚さを凹溝の底部の径の１／２未満で、
かつシリコン粒を設けても凹溝の底部が埋まらない厚さ
とするものである。 （６）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極は、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられ、
凹溝の底部における粒径が凹溝の開口部における粒径よ
りも相対的に小さいシリコン粒とによって構成され、凹
溝の底部での多結晶シリコン膜の厚さを凹溝の底部の径
の１／２未満で、かつシリコン粒を設けても凹溝の底部
が埋まらない厚さとするものである。 （７）本発明の半導体集積回路装置の製造方法は、メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた凹溝の内部に、多結晶シリコン膜と複数のシリコン
粒とで構成される下部電極を形成し、続いて容量絶縁膜
を挟んで上部電極を形成する際、凹溝の底部での厚さが
凹溝の開口部での厚さよりも相対的に薄くなる段差被覆
性の悪い条件で、非晶質シリコン膜を凹溝の内部を含む
第１絶縁膜の上部に堆積する工程と、非晶質シリコン膜
の表面にシリコン粒を形成する工程と、凹溝の外部の非
晶質シリコン膜およびシリコン粒を除去する工程とを有
するものである。 （８）本発明の半導体集積回路装置の製造方法は、メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた凹溝の内部に、多結晶シリコン膜と複数のシリコン
粒とで構成される下部電極を形成し、続いて容量絶縁膜
を挟んで上部電極を形成する際、凹溝の底部での厚さが
凹溝の開口部での厚さよりも相対的に薄くなる段差被覆
性の悪い条件で、非晶質シリコン膜を凹溝の内部を含む
第１絶縁膜の上部に堆積する工程と、凹溝の外部の非晶
質シリコン膜を除去する工程と、非晶質シリコン膜の表
面にシリコン粒を形成する工程とを有するものである。 （９）本発明の半導体集積回路装置の製造方法は、メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた凹溝の内部に、多結晶シリコン膜と複数のシリコン
粒とで構成される下部電極を形成し、続いて容量絶縁膜
を挟んで上部電極を形成する際、第１の非晶質シリコン
膜を凹溝の内部を含む第１絶縁膜の上部に堆積する工程
と、凹溝の底部での厚さが凹溝の開口部での厚さよりも
相対的に薄くなる段差被覆性の悪い条件で、第２の非晶
質シリコン膜を第１の非晶質シリコン膜の上部に堆積す
る工程と、第２の非晶質シリコン膜を消費して第１の非
晶質シリコン膜の表面にシリコン粒を形成する工程と、
凹溝の外部の第１の非晶質シリコン膜およびシリコン粒
を除去する工程とを有するものである。 （１０）本発明の半導体集積回路装置の製造方法は、メ
モリセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成
された凹溝の内部に、多結晶シリコン膜と複数のシリコ
ン粒とで構成される下部電極を形成し、続いて容量絶縁
膜を挟んで上部電極を形成する際、第１の非晶質シリコ
ン膜を凹溝の内部を含む第１絶縁膜の上部に堆積する工
程と、凹溝の底部での厚さが凹溝の開口部での厚さより
も相対的に薄くなる段差被覆性の悪い条件で、第２の非
晶質シリコン膜を第１の非晶質シリコン膜の上部に堆積
する工程と、凹溝の外部の第１の非晶質シリコン膜およ
び第２の非晶質シリコン膜を除去する工程と、第２の非
晶質シリコン膜を消費して第１の非晶質シリコン膜の表
面にシリコン粒を形成する工程とを有するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極が、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられた
複数のシリコン粒とによって構成されるものである。 （２）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極が、多結晶
シリコン膜と、その表面に設けられ、凹溝の底部におけ
る粒径が凹溝の開口部における粒径よりも相対的に小さ
い複数のシリコン粒とによって構成されるものである。 （３）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極が、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられ、
凹溝の底部における粒径が凹溝の開口部における粒径よ
りも相対的に小さい複数のシリコン粒とによって構成さ
れるものである。 （４）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極は、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられた
複数のシリコン粒とによって構成され、凹溝の底部での
多結晶シリコン膜の厚さを凹溝の底部の径の１／２未満
で、かつシリコン粒を設けても凹溝の底部が埋まらない
厚さとするものである。 （５）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極は、多結晶
シリコン膜と、その表面に設けられ、凹溝の底部におけ
る粒径が凹溝の開口部における粒径よりも相対的に小さ
いシリコン粒とによって構成され、凹溝の底部での多結
晶シリコン膜の厚さを凹溝の底部の径の１／２未満で、
かつシリコン粒を設けても凹溝の底部が埋まらない厚さ
とするものである。 （６）本発明の半導体集積回路装置は、メモリセル選択
用ＭＩＳＦＥＴの上部の第１絶縁膜に形成された凹溝の
内部に、下部電極と、容量絶縁膜を挟んで上部電極とで
構成される容量素子を有しており、下部電極は、凹溝の
底部における厚さが凹溝の開口部における厚さよりも相
対的に薄い多結晶シリコン膜と、その表面に設けられ、
凹溝の底部における粒径が凹溝の開口部における粒径よ
りも相対的に小さいシリコン粒とによって構成され、凹
溝の底部での多結晶シリコン膜の厚さを凹溝の底部の径
の１／２未満で、かつシリコン粒を設けても凹溝の底部
が埋まらない厚さとするものである。 （７）本発明の半導体集積回路装置の製造方法は、メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた凹溝の内部に、多結晶シリコン膜と複数のシリコン
粒とで構成される下部電極を形成し、続いて容量絶縁膜
を挟んで上部電極を形成する際、凹溝の底部での厚さが
凹溝の開口部での厚さよりも相対的に薄くなる段差被覆
性の悪い条件で、非晶質シリコン膜を凹溝の内部を含む
第１絶縁膜の上部に堆積する工程と、非晶質シリコン膜
の表面にシリコン粒を形成する工程と、凹溝の外部の非
晶質シリコン膜およびシリコン粒を除去する工程とを有
するものである。 （８）本発明の半導体集積回路装置の製造方法は、メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた凹溝の内部に、多結晶シリコン膜と複数のシリコン
粒とで構成される下部電極を形成し、続いて容量絶縁膜
を挟んで上部電極を形成する際、凹溝の底部での厚さが
凹溝の開口部での厚さよりも相対的に薄くなる段差被覆
性の悪い条件で、非晶質シリコン膜を凹溝の内部を含む
第１絶縁膜の上部に堆積する工程と、凹溝の外部の非晶
質シリコン膜を除去する工程と、非晶質シリコン膜の表
面にシリコン粒を形成する工程とを有するものである。 （９）本発明の半導体集積回路装置の製造方法は、メモ
リセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成さ
れた凹溝の内部に、多結晶シリコン膜と複数のシリコン
粒とで構成される下部電極を形成し、続いて容量絶縁膜
を挟んで上部電極を形成する際、第１の非晶質シリコン
膜を凹溝の内部を含む第１絶縁膜の上部に堆積する工程
と、凹溝の底部での厚さが凹溝の開口部での厚さよりも
相対的に薄くなる段差被覆性の悪い条件で、第２の非晶
質シリコン膜を第１の非晶質シリコン膜の上部に堆積す
る工程と、第２の非晶質シリコン膜を消費して第１の非
晶質シリコン膜の表面にシリコン粒を形成する工程と、
凹溝の外部の第１の非晶質シリコン膜およびシリコン粒
を除去する工程とを有するものである。 （１０）本発明の半導体集積回路装置の製造方法は、メ
モリセル選択用ＭＩＳＦＥＴの上部の第１絶縁膜に形成
された凹溝の内部に、多結晶シリコン膜と複数のシリコ
ン粒とで構成される下部電極を形成し、続いて容量絶縁
膜を挟んで上部電極を形成する際、第１の非晶質シリコ
ン膜を凹溝の内部を含む第１絶縁膜の上部に堆積する工
程と、凹溝の底部での厚さが凹溝の開口部での厚さより
も相対的に薄くなる段差被覆性の悪い条件で、第２の非
晶質シリコン膜を第１の非晶質シリコン膜の上部に堆積
する工程と、凹溝の外部の第１の非晶質シリコン膜およ
び第２の非晶質シリコン膜を除去する工程と、第２の非
晶質シリコン膜を消費して第１の非晶質シリコン膜の表
面にシリコン粒を形成する工程とを有するものである。
【００１０】上記した手段によれば、深穴型容量素子の
下部電極を、凹溝の底部における厚さが開口部における
厚さよりも相対的に薄い多結晶シリコン膜で構成するこ
とによって、凹溝の底部の多結晶シリコン膜による埋め
込みを防ぐことが可能となり、凹溝の底部に容量絶縁膜
および上部電極の形成が可能となる。
下部電極を、凹溝の底部における厚さが開口部における
厚さよりも相対的に薄い多結晶シリコン膜で構成するこ
とによって、凹溝の底部の多結晶シリコン膜による埋め
込みを防ぐことが可能となり、凹溝の底部に容量絶縁膜
および上部電極の形成が可能となる。
【００１１】また、上記した手段によれば、深穴型容量
素子の下部電極を、多結晶シリコン膜と、凹溝の底部に
おける粒径が開口部における粒径よりも相対的に小さい
シリコン粒とによって構成することによって、凹溝の底
部で向かい合うシリコン粒が接するのを防ぐことが可能
となり、凹溝の底部に容量絶縁膜および上部電極の形成
が可能となる。
素子の下部電極を、多結晶シリコン膜と、凹溝の底部に
おける粒径が開口部における粒径よりも相対的に小さい
シリコン粒とによって構成することによって、凹溝の底
部で向かい合うシリコン粒が接するのを防ぐことが可能
となり、凹溝の底部に容量絶縁膜および上部電極の形成
が可能となる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１４】（実施の形態１）図１は、本発明の一実施
の形態であるＤＲＡＭを示す半導体基板の要部断面図で
ある。同図の左側部分は記憶部（メモリアレイ）の一
部、右側部分は周辺回路部の一部をそれぞれ示してい
る。
の形態であるＤＲＡＭを示す半導体基板の要部断面図で
ある。同図の左側部分は記憶部（メモリアレイ）の一
部、右側部分は周辺回路部の一部をそれぞれ示してい
る。
【００１５】記憶部を構成するＤＲＡＭは、メモリセル
選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報
蓄積用容量素子Ｃｓ1 とによって構成されている。情報
蓄積用容量素子Ｃｓ1 は、メモリセル選択用ＭＩＳＦＥ
ＴＱｓの上部に形成され、下部電極４９と容量絶縁膜５
０と上部電極（プレート電極）５１とによって構成され
ている。
選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報
蓄積用容量素子Ｃｓ1 とによって構成されている。情報
蓄積用容量素子Ｃｓ1 は、メモリセル選択用ＭＩＳＦＥ
ＴＱｓの上部に形成され、下部電極４９と容量絶縁膜５
０と上部電極（プレート電極）５１とによって構成され
ている。
【００１６】情報蓄積用容量素子Ｃｓ1 の下部電極４９
は、段差被覆性の悪い条件で成膜された非晶質シリコン
膜を結晶化した多結晶シリコン膜４９ｃと、その表面に
設けられたシリコン粒４９ｂからなる複数の突起物とに
よって構成される。ここで、凹溝４７の開口部における
多結晶シリコン膜４９ｃの厚さよりも凹溝４７の底部に
おける多結晶シリコン膜４９ｃの厚さは相対的に薄く、
凹溝４７の底部における多結晶シリコン膜４９ｃの厚さ
は凹溝４７の底部の径の１／２未満であって、上記突起
物を設けても凹溝４７の底部が埋まらない厚さに設定さ
れる。
は、段差被覆性の悪い条件で成膜された非晶質シリコン
膜を結晶化した多結晶シリコン膜４９ｃと、その表面に
設けられたシリコン粒４９ｂからなる複数の突起物とに
よって構成される。ここで、凹溝４７の開口部における
多結晶シリコン膜４９ｃの厚さよりも凹溝４７の底部に
おける多結晶シリコン膜４９ｃの厚さは相対的に薄く、
凹溝４７の底部における多結晶シリコン膜４９ｃの厚さ
は凹溝４７の底部の径の１／２未満であって、上記突起
物を設けても凹溝４７の底部が埋まらない厚さに設定さ
れる。
【００１７】また、周辺回路部は、ｎチャネル型ＭＩＳ
ＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとを組み合
わせたＣＭＯＳ（Complementary Metal Oxide Semicond
uctor ）回路によって構成されている。
ＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとを組み合
わせたＣＭＯＳ（Complementary Metal Oxide Semicond
uctor ）回路によって構成されている。
【００１８】次に、本実施の形態１のＤＲＡＭの製造方
法を図４〜図２４を用いて工程順に説明する。
法を図４〜図２４を用いて工程順に説明する。
【００１９】まず、図２に示すように、例えばｐ型の単
結晶シリコンからなる半導体基板１の主面に素子分離溝
２を形成する。素子分離溝２は、素子分離領域の半導体
基板１をエッチングして深さ３５０μｍ程度の溝を形成
し、続いて半導体基板１上にＣＶＤ法で酸化シリコン膜
７を堆積した後、溝の外部の酸化シリコン膜７をＣＭＰ
（Chemical Mechanical Polishing ）法で除去すること
によって形成する。
結晶シリコンからなる半導体基板１の主面に素子分離溝
２を形成する。素子分離溝２は、素子分離領域の半導体
基板１をエッチングして深さ３５０μｍ程度の溝を形成
し、続いて半導体基板１上にＣＶＤ法で酸化シリコン膜
７を堆積した後、溝の外部の酸化シリコン膜７をＣＭＰ
（Chemical Mechanical Polishing ）法で除去すること
によって形成する。
【００２０】次に、半導体基板１の一部にｐ型不純物
（例えばホウ素）をイオン注入し、他の一部にｎ型不純
物（例えばリン）をイオン注入してｐ型ウエル３および
ｎ型ウエル４、５を形成する。
（例えばホウ素）をイオン注入し、他の一部にｎ型不純
物（例えばリン）をイオン注入してｐ型ウエル３および
ｎ型ウエル４、５を形成する。
【００２１】次に、図３に示すように、記憶部にメモリ
セル選択用ＭＩＳＦＥＴＱｓを形成し、周辺回路部にｎ
チャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐを形成する。メモリセル選択用ＭＩＳＦＥＴ
Ｑｓ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐは、例えば次のような方法で形成す
る。
セル選択用ＭＩＳＦＥＴＱｓを形成し、周辺回路部にｎ
チャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳ
ＦＥＴＱｐを形成する。メモリセル選択用ＭＩＳＦＥＴ
Ｑｓ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル
型ＭＩＳＦＥＴＱｐは、例えば次のような方法で形成す
る。
【００２２】まず、半導体基板１を熱処理することによ
ってｐ型ウエル３およびｎ型ウエル４のそれぞれの表面
にゲート酸化膜８を形成する。次に、ゲート酸化膜８の
上部にゲート電極用の導電膜（図示せず）を形成し、続
いてその上部にＣＶＤ（Chemical Vapor Deposition ）
法で窒化シリコン膜１０を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングで窒化シリコン膜１
０とゲート電極用の導電膜とをパターニングすることに
よって、記憶部にゲート電極９Ａ（ワード線ＷＬ）を形
成し、周辺回路部にゲート電極９Ｂ、９Ｃを形成する。
ゲート電極用導電膜は、例えばＣＶＤ法で堆積した多結
晶シリコン膜とスパッタリング法で堆積したＷＮ（窒化
タングステン）膜およびＷ（タングステン）膜との積層
膜などによって構成する。
ってｐ型ウエル３およびｎ型ウエル４のそれぞれの表面
にゲート酸化膜８を形成する。次に、ゲート酸化膜８の
上部にゲート電極用の導電膜（図示せず）を形成し、続
いてその上部にＣＶＤ（Chemical Vapor Deposition ）
法で窒化シリコン膜１０を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングで窒化シリコン膜１
０とゲート電極用の導電膜とをパターニングすることに
よって、記憶部にゲート電極９Ａ（ワード線ＷＬ）を形
成し、周辺回路部にゲート電極９Ｂ、９Ｃを形成する。
ゲート電極用導電膜は、例えばＣＶＤ法で堆積した多結
晶シリコン膜とスパッタリング法で堆積したＷＮ（窒化
タングステン）膜およびＷ（タングステン）膜との積層
膜などによって構成する。
【００２３】次に、ｐ型ウエル３にｎ型不純物（例えば
ヒ素）をイオン注入して低不純物濃度のｎ- 型半導体領
域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）
をイオン注入して低不純物濃度のｐ- 型半導体領域１２
を形成した後、半導体基板１上にＣＶＤ法で窒化シリコ
ン膜１３を堆積する。
ヒ素）をイオン注入して低不純物濃度のｎ- 型半導体領
域１１を形成し、ｎ型ウエル４にｐ型不純物（ホウ素）
をイオン注入して低不純物濃度のｐ- 型半導体領域１２
を形成した後、半導体基板１上にＣＶＤ法で窒化シリコ
ン膜１３を堆積する。
【００２４】次に、周辺回路部の窒化シリコン膜１３を
異方的にエッチングしてゲート電極９Ｂ、９Ｃの側壁に
サイドウォールスペーサ１３ａを形成した後、周辺回路
部のｐ型ウエル３にｎ型不純物（例えばヒ素）をイオン
注入して高不純物濃度のｎ+型半導体領域１４を形成
し、周辺回路部のｎ型ウエル４にｐ型不純物（ホウ素）
をイオン注入して高不純物濃度のｐ+ 型半導体領域１５
を形成する。周辺回路部のｎ+ 型半導体領域１４は、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレインを構成
し、ｐ+ 型半導体領域１５は、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのソース、ドレインを構成する。
異方的にエッチングしてゲート電極９Ｂ、９Ｃの側壁に
サイドウォールスペーサ１３ａを形成した後、周辺回路
部のｐ型ウエル３にｎ型不純物（例えばヒ素）をイオン
注入して高不純物濃度のｎ+型半導体領域１４を形成
し、周辺回路部のｎ型ウエル４にｐ型不純物（ホウ素）
をイオン注入して高不純物濃度のｐ+ 型半導体領域１５
を形成する。周辺回路部のｎ+ 型半導体領域１４は、ｎ
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレインを構成
し、ｐ+ 型半導体領域１５は、ｐチャネル型ＭＩＳＦＥ
ＴＱｐのソース、ドレインを構成する。
【００２５】次に、図４に示すように、周辺回路部のｎ
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+
型半導体領域１４）およびｐチャネル型ＭＩＳＦＥＴＱ
ｐのソース、ドレイン（ｐ+ 型半導体領域１５）のそれ
ぞれの表面に、それらに接続される配線（後述）とのコ
ンタクト抵抗を低減するためのシリサイド層１６を形成
する。シリサイド層１６は、例えば半導体基板１上にス
パッタリング法でＣｏ（コバルト）膜またはＴｉ（チタ
ン）膜を堆積し、続いて熱処理によって半導体基板１
（ｎ+ 型半導体領域１４、ｐ+ 型半導体領域１５）とＣ
ｏ（またはＴｉ）膜とを反応させて両者の界面にシリサ
イド層１６を形成した後、未反応のＣｏ（またはＴｉ）
膜をエッチングで除去することによって形成する。
チャネル型ＭＩＳＦＥＴＱｎのソース、ドレイン（ｎ+
型半導体領域１４）およびｐチャネル型ＭＩＳＦＥＴＱ
ｐのソース、ドレイン（ｐ+ 型半導体領域１５）のそれ
ぞれの表面に、それらに接続される配線（後述）とのコ
ンタクト抵抗を低減するためのシリサイド層１６を形成
する。シリサイド層１６は、例えば半導体基板１上にス
パッタリング法でＣｏ（コバルト）膜またはＴｉ（チタ
ン）膜を堆積し、続いて熱処理によって半導体基板１
（ｎ+ 型半導体領域１４、ｐ+ 型半導体領域１５）とＣ
ｏ（またはＴｉ）膜とを反応させて両者の界面にシリサ
イド層１６を形成した後、未反応のＣｏ（またはＴｉ）
膜をエッチングで除去することによって形成する。
【００２６】なお、リーク電流の増加によるリフレッシ
ュ特性の低下を防ぐため、記憶部に形成されたメモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ- 型
半導体領域１１）の表面にはシリサイド層１６は形成し
ない。
ュ特性の低下を防ぐため、記憶部に形成されたメモリセ
ル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ- 型
半導体領域１１）の表面にはシリサイド層１６は形成し
ない。
【００２７】次に、半導体基板１上にＣＶＤ法で酸化シ
リコン膜１７を堆積した後、記憶部のメモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ- 型半導体領
域１１）の上部の酸化シリコン膜１７と窒化シリコン膜
１３とをドライエッチングしてコンタクトホール１８、
１９を形成する。
リコン膜１７を堆積した後、記憶部のメモリセル選択用
ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ- 型半導体領
域１１）の上部の酸化シリコン膜１７と窒化シリコン膜
１３とをドライエッチングしてコンタクトホール１８、
１９を形成する。
【００２８】次に、上記コンタクトホール１８、１９の
内部にｎ型不純物（例えばリン）がドープされた多結晶
シリコンからなるプラグ２２を形成する。プラグ２２
は、コンタクトホール１８、１９の内部および酸化シリ
コン膜１７の上部にＣＶＤ法でｎ型多結晶シリコン膜を
堆積した後、コンタクトホール１８、１９の外部のｎ型
多結晶シリコン膜をＣＭＰ法で除去することによって形
成する。
内部にｎ型不純物（例えばリン）がドープされた多結晶
シリコンからなるプラグ２２を形成する。プラグ２２
は、コンタクトホール１８、１９の内部および酸化シリ
コン膜１７の上部にＣＶＤ法でｎ型多結晶シリコン膜を
堆積した後、コンタクトホール１８、１９の外部のｎ型
多結晶シリコン膜をＣＭＰ法で除去することによって形
成する。
【００２９】次に、図５に示すように、酸化シリコン膜
１７の上部にＣＶＤ法で酸化シリコン膜２３を堆積した
後、記憶部のコンタクトホール１８の上部の酸化シリコ
ン膜２３をエッチングしてスルーホール２４を形成す
る。また、周辺回路部の酸化シリコン膜２３、１７と窒
化シリコン膜１３とをエッチングしてｎ+ 型半導体領域
１４、ｐ+ 型半導体領域１５およびゲート電極９Ｃのそ
れぞれの上部にコンタクトホール２６〜３０を形成す
る。
１７の上部にＣＶＤ法で酸化シリコン膜２３を堆積した
後、記憶部のコンタクトホール１８の上部の酸化シリコ
ン膜２３をエッチングしてスルーホール２４を形成す
る。また、周辺回路部の酸化シリコン膜２３、１７と窒
化シリコン膜１３とをエッチングしてｎ+ 型半導体領域
１４、ｐ+ 型半導体領域１５およびゲート電極９Ｃのそ
れぞれの上部にコンタクトホール２６〜３０を形成す
る。
【００３０】次に、上記スルーホール２４の内部および
コンタクトホール２６〜３０の内部にプラグ３３を形成
した後、記憶部のスルーホール２４の上部にビット線Ｂ
Ｌを形成し、周辺回路部のコンタクトホール２６〜３０
の上部に第１層目の配線３４〜３８を形成する。プラグ
３３は、スルーホール２４の内部、コンタクトホール２
６〜３０の内部および酸化シリコン膜２３の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とからなる積層膜を堆積
した後、スルーホール２４の外部およびコンタクトホー
ル２６〜３０の外部の上記積層膜（ＴｉＮ膜／Ｗ膜）を
ＣＭＰ法で除去することによって形成する。また、ビッ
ト線ＢＬおよび配線３４〜３８は、酸化シリコン膜２３
の上部にスパッタリング法でＷ膜を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングで上記Ｗ膜
をパターニングすることによって形成する。
コンタクトホール２６〜３０の内部にプラグ３３を形成
した後、記憶部のスルーホール２４の上部にビット線Ｂ
Ｌを形成し、周辺回路部のコンタクトホール２６〜３０
の上部に第１層目の配線３４〜３８を形成する。プラグ
３３は、スルーホール２４の内部、コンタクトホール２
６〜３０の内部および酸化シリコン膜２３の上部にスパ
ッタリング法でＴｉＮ膜とＷ膜とからなる積層膜を堆積
した後、スルーホール２４の外部およびコンタクトホー
ル２６〜３０の外部の上記積層膜（ＴｉＮ膜／Ｗ膜）を
ＣＭＰ法で除去することによって形成する。また、ビッ
ト線ＢＬおよび配線３４〜３８は、酸化シリコン膜２３
の上部にスパッタリング法でＷ膜を堆積した後、フォト
レジスト膜をマスクにしたドライエッチングで上記Ｗ膜
をパターニングすることによって形成する。
【００３１】次に、図６に示すように、ビット線ＢＬお
よび配線３４〜３８の上部にＣＶＤ法で酸化シリコン膜
４１を堆積した後、フォトレジスト膜をマスクにして酸
化シリコン膜４１とその下層の酸化シリコン膜２３とを
エッチングすることにより、記憶部のコンタクトホール
１９の上部にスルーホール４２を形成する。
よび配線３４〜３８の上部にＣＶＤ法で酸化シリコン膜
４１を堆積した後、フォトレジスト膜をマスクにして酸
化シリコン膜４１とその下層の酸化シリコン膜２３とを
エッチングすることにより、記憶部のコンタクトホール
１９の上部にスルーホール４２を形成する。
【００３２】次に、上記スルーホール４２の内部にｎ型
多結晶シリコンからなるプラグ４４を形成する。プラグ
４４は、前記コンタクトホール１８、１９の内部にプラ
グ２２を形成した時と同様の方法で形成する。
多結晶シリコンからなるプラグ４４を形成する。プラグ
４４は、前記コンタクトホール１８、１９の内部にプラ
グ２２を形成した時と同様の方法で形成する。
【００３３】次に、図７に示すように、酸化シリコン膜
４１の上部にＣＶＤ法で窒化シリコン膜４５を堆積し、
続いて窒化シリコン膜４５の上部にＣＶＤ法で酸化シリ
コン膜４６を堆積した後、フォトレジスト膜をマスクに
して酸化シリコン膜４６とその下層の窒化シリコン膜４
５とを順次エッチングすることにより、記憶部のスルー
ホール４２の上部に凹溝４７をする。なお、酸化シリコ
ン膜４６をエッチングする際は、その下層の窒化シリコ
ン膜４５をエッチングストッパとして使用し、下層の酸
化シリコン膜４１が深く削れないようにする。
４１の上部にＣＶＤ法で窒化シリコン膜４５を堆積し、
続いて窒化シリコン膜４５の上部にＣＶＤ法で酸化シリ
コン膜４６を堆積した後、フォトレジスト膜をマスクに
して酸化シリコン膜４６とその下層の窒化シリコン膜４
５とを順次エッチングすることにより、記憶部のスルー
ホール４２の上部に凹溝４７をする。なお、酸化シリコ
ン膜４６をエッチングする際は、その下層の窒化シリコ
ン膜４５をエッチングストッパとして使用し、下層の酸
化シリコン膜４１が深く削れないようにする。
【００３４】次に、図８に示すように、凹溝４７の内部
にシリコン粒４９ｂおよび多結晶シリコン膜４９ｃで構
成される下部電極４９を形成し、続いて下部電極４９の
上部に容量絶縁膜５０および上部電極（プレート電極）
５１を形成することによって、記憶部に情報蓄積用容量
素子Ｃｓ1 を形成する。
にシリコン粒４９ｂおよび多結晶シリコン膜４９ｃで構
成される下部電極４９を形成し、続いて下部電極４９の
上部に容量絶縁膜５０および上部電極（プレート電極）
５１を形成することによって、記憶部に情報蓄積用容量
素子Ｃｓ1 を形成する。
【００３５】上記情報蓄積用容量素子Ｃｓ1 を形成する
には、まず、図９に示すように、凹溝４７の内部を含む
酸化シリコン膜４６の上部に非晶質シリコン膜４９ａを
ＣＶＤ法で堆積する。この際、非晶質シリコン膜４９ａ
の成膜条件は、凹溝４７の開口部での厚さ（ｄ1 ）より
も凹溝４７の底部での厚さ（ｄ2 ）が相対的に薄くなる
ように段差被覆性の悪い条件が選択される。また、凹溝
４７の底部での非晶質シリコン膜４９ａの厚さは凹溝４
７の底部の径の１／２未満で、かつ後工程で非晶質シリ
コン膜４９ａの表面に複数のシリコン粒を形成しても凹
溝４７の底部が埋まらない厚さに設定される。
には、まず、図９に示すように、凹溝４７の内部を含む
酸化シリコン膜４６の上部に非晶質シリコン膜４９ａを
ＣＶＤ法で堆積する。この際、非晶質シリコン膜４９ａ
の成膜条件は、凹溝４７の開口部での厚さ（ｄ1 ）より
も凹溝４７の底部での厚さ（ｄ2 ）が相対的に薄くなる
ように段差被覆性の悪い条件が選択される。また、凹溝
４７の底部での非晶質シリコン膜４９ａの厚さは凹溝４
７の底部の径の１／２未満で、かつ後工程で非晶質シリ
コン膜４９ａの表面に複数のシリコン粒を形成しても凹
溝４７の底部が埋まらない厚さに設定される。
【００３６】次に、非晶質シリコン膜４９ａの表面をＨ
Ｆ（フッ酸）系の溶液を使って洗浄した後、ＣＶＤ装置
を用いて１Ｐａ以下の真空中でＳｉＨ4 ガスを約１５０
秒程度照射して、非晶質シリコン膜４９ａの表面に複数
のシリコンの結晶核（図示せず）を形成する。次いで、
１０-5Ｐａ以下の真空中で、例えば６２０℃程度の温度
で約１５０秒程度熱処理することによって、図１０に示
すように、非晶質シリコン膜４９ａの表面のシリコンの
結晶核を成長させて複数のシリコン粒４９ｂを形成す
る。
Ｆ（フッ酸）系の溶液を使って洗浄した後、ＣＶＤ装置
を用いて１Ｐａ以下の真空中でＳｉＨ4 ガスを約１５０
秒程度照射して、非晶質シリコン膜４９ａの表面に複数
のシリコンの結晶核（図示せず）を形成する。次いで、
１０-5Ｐａ以下の真空中で、例えば６２０℃程度の温度
で約１５０秒程度熱処理することによって、図１０に示
すように、非晶質シリコン膜４９ａの表面のシリコンの
結晶核を成長させて複数のシリコン粒４９ｂを形成す
る。
【００３７】ここで、凹溝４７の底部での非晶質シリコ
ン膜４９ａの厚さが凹溝４７の開口部での非晶質シリコ
ン膜４９ａの厚さよりも相対的に薄いことから、凹溝４
７の底部に成長するシリコン粒４９ｂの粒径を凹溝４７
の開口部に成長するシリコン粒４９ｂの粒径よりも相対
的に小さくすることも可能である。
ン膜４９ａの厚さが凹溝４７の開口部での非晶質シリコ
ン膜４９ａの厚さよりも相対的に薄いことから、凹溝４
７の底部に成長するシリコン粒４９ｂの粒径を凹溝４７
の開口部に成長するシリコン粒４９ｂの粒径よりも相対
的に小さくすることも可能である。
【００３８】この後、図１１に示すように、凹溝４７の
外部の非晶質シリコン膜４９ａおよびシリコン粒４９ｂ
をエッチングで除去することにより、凹溝４７の内壁に
沿って非晶質シリコン膜４９ａおよびシリコン粒４９ｂ
とを形成する。
外部の非晶質シリコン膜４９ａおよびシリコン粒４９ｂ
をエッチングで除去することにより、凹溝４７の内壁に
沿って非晶質シリコン膜４９ａおよびシリコン粒４９ｂ
とを形成する。
【００３９】次に、図１２に示すように、熱処理による
結晶化によって非晶質シリコン膜４９ａを多結晶シリコ
ン膜４９ｃとして、シリコン粒４９ｂと多結晶シリコン
膜４９ｃとからなる下部電極４９を形成した後、下部電
極４９を構成するシリコン粒４９ｂと多結晶シリコン膜
４９ｃの酸化を防止するために、シリコン粒４９ｂおよ
び多結晶シリコン膜４９ｃの表面を窒化してＳｉＯＮ膜
（図示せず）を形成する。
結晶化によって非晶質シリコン膜４９ａを多結晶シリコ
ン膜４９ｃとして、シリコン粒４９ｂと多結晶シリコン
膜４９ｃとからなる下部電極４９を形成した後、下部電
極４９を構成するシリコン粒４９ｂと多結晶シリコン膜
４９ｃの酸化を防止するために、シリコン粒４９ｂおよ
び多結晶シリコン膜４９ｃの表面を窒化してＳｉＯＮ膜
（図示せず）を形成する。
【００４０】次に、図１３に示すように、下部電極４９
の上部に薄いＴａ2 Ｏ5 膜（図示せず）をＣＶＤ法で堆
積し、続いてＴａ2 Ｏ5 膜の上部に例えばＣＶＤ法とス
パッタリング法とを併用してＴｉＮ膜を堆積する。この
後、フォトレジスト膜をマスクにしたエッチングでＴｉ
Ｎ膜およびＴａ2 Ｏ5 膜を順次パターニングすることに
より、上部電極５１および容量絶縁膜５０を形成する。
なお、情報蓄積用容量素子Ｃｓ1 の容量絶縁膜５０は、
例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
x Ｔｉ1-x Ｏ3）、ＰＬＴ（ＰｂＬａx Ｔｉ
1-x Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体材料で構成することもできる。また、上部
電極５１は、窒化チタン以外の導電材料、例えばタング
ステンなどを用いて形成することもできる。
の上部に薄いＴａ2 Ｏ5 膜（図示せず）をＣＶＤ法で堆
積し、続いてＴａ2 Ｏ5 膜の上部に例えばＣＶＤ法とス
パッタリング法とを併用してＴｉＮ膜を堆積する。この
後、フォトレジスト膜をマスクにしたエッチングでＴｉ
Ｎ膜およびＴａ2 Ｏ5 膜を順次パターニングすることに
より、上部電極５１および容量絶縁膜５０を形成する。
なお、情報蓄積用容量素子Ｃｓ1 の容量絶縁膜５０は、
例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウ
ム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒ
x Ｔｉ1-x Ｏ3）、ＰＬＴ（ＰｂＬａx Ｔｉ
1-x Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高
（強）誘電体材料で構成することもできる。また、上部
電極５１は、窒化チタン以外の導電材料、例えばタング
ステンなどを用いて形成することもできる。
【００４１】次に、図１４に示すように、情報蓄積用容
量素子Ｃｓ1 の上部にＡｌ（アルミニウム）合金膜を主
体とする第２層目の配線５６〜５８を形成する。配線５
６〜５８を形成するには、まず情報蓄積用容量素子Ｃｓ
1 の上部にＣＶＤ法で酸化シリコン膜５２を堆積した
後、フォトレジスト膜をマスクにして酸化シリコン膜５
２およびその下層の酸化シリコン膜４６、窒化シリコン
膜４５および酸化シリコン膜４１をエッチングすること
により、周辺回路部の第１層目の配線３４の上部にスル
ーホール５３をする。
量素子Ｃｓ1 の上部にＡｌ（アルミニウム）合金膜を主
体とする第２層目の配線５６〜５８を形成する。配線５
６〜５８を形成するには、まず情報蓄積用容量素子Ｃｓ
1 の上部にＣＶＤ法で酸化シリコン膜５２を堆積した
後、フォトレジスト膜をマスクにして酸化シリコン膜５
２およびその下層の酸化シリコン膜４６、窒化シリコン
膜４５および酸化シリコン膜４１をエッチングすること
により、周辺回路部の第１層目の配線３４の上部にスル
ーホール５３をする。
【００４２】次に、スルーホール５３の内部および酸化
シリコン膜５２の上部にＣＶＤ法でＴｉＮ膜とＷ膜とを
堆積した後、スルーホール５３の外部のこれらの膜をエ
ッチング（またはＣＭＰ法）で除去することによって、
スルーホール５３の内部にプラグ５５を形成する。次
に、酸化シリコン膜５２の上部にスパッタリング法でＴ
ｉ膜、Ａｌ合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングすることによって、配線
５６〜５８を形成する。
シリコン膜５２の上部にＣＶＤ法でＴｉＮ膜とＷ膜とを
堆積した後、スルーホール５３の外部のこれらの膜をエ
ッチング（またはＣＭＰ法）で除去することによって、
スルーホール５３の内部にプラグ５５を形成する。次
に、酸化シリコン膜５２の上部にスパッタリング法でＴ
ｉ膜、Ａｌ合金膜、Ｔｉ膜およびＴｉＮ膜を順次堆積し
た後、フォトレジスト膜をマスクにしたドライエッチン
グでこれらの膜をパターニングすることによって、配線
５６〜５８を形成する。
【００４３】ここまでの工程により、前記図１に示す本
実施の形態１の半導体集積回路装置が略完成する。な
お、実際の半導体集積回路装置は、第２層目の配線５６
〜５８の上部に層間絶縁膜を介して１〜２層程度の配線
が形成され、さらにその上部に耐水性が高い緻密なパッ
シベーション膜（例えばプラズマＣＶＤ法で堆積した酸
化シリコン膜と窒化シリコン膜との積層膜）が形成され
るが、それらの図示は省略する。
実施の形態１の半導体集積回路装置が略完成する。な
お、実際の半導体集積回路装置は、第２層目の配線５６
〜５８の上部に層間絶縁膜を介して１〜２層程度の配線
が形成され、さらにその上部に耐水性が高い緻密なパッ
シベーション膜（例えばプラズマＣＶＤ法で堆積した酸
化シリコン膜と窒化シリコン膜との積層膜）が形成され
るが、それらの図示は省略する。
【００４４】なお、本実施の形態１では、非晶質シリコ
ン膜４９ａの表面に複数のシリコン粒４９ｂを形成した
後、凹溝４７の外部の非晶質シリコン膜４９ａおよびシ
リコン粒４９ｂをエッチングで除去することにより、凹
溝４７の内壁に沿って非晶質シリコン膜４９ａおよびシ
リコン粒４９ｂを形成したが、まず、凹溝４７の外部の
非晶質シリコン膜４９ａをエッチングで除去した後（図
１５）、凹溝４７の内壁に沿った非晶質シリコン膜４９
ａの表面に複数のシリコン粒４９ｂを形成してもよい。
ン膜４９ａの表面に複数のシリコン粒４９ｂを形成した
後、凹溝４７の外部の非晶質シリコン膜４９ａおよびシ
リコン粒４９ｂをエッチングで除去することにより、凹
溝４７の内壁に沿って非晶質シリコン膜４９ａおよびシ
リコン粒４９ｂを形成したが、まず、凹溝４７の外部の
非晶質シリコン膜４９ａをエッチングで除去した後（図
１５）、凹溝４７の内壁に沿った非晶質シリコン膜４９
ａの表面に複数のシリコン粒４９ｂを形成してもよい。
【００４５】このように、本実施の形態１によれば、情
報蓄積用容量素子Ｃｓ1 の下部電極４９を、凹溝４７の
底部における厚さが開口部における厚さよりも相対的に
薄い多結晶シリコン膜４９ｃで構成し、さらに底部にお
ける多結晶シリコン膜の厚さを凹溝４７の底部の径の１
／２未満で、かつシリコン粒４９ｂを設けても底部が埋
まらない厚さとすることによって、凹溝４７の底部が多
結晶シリコン膜４９ｂで埋め込まれるのを防ぐことがで
き、さらに、底部で向かい合うシリコン粒４９ｂが接す
るのを防ぐことができて、底部にも容量を構成する容量
絶縁膜５０および上部電極５１の形成が可能となる。
報蓄積用容量素子Ｃｓ1 の下部電極４９を、凹溝４７の
底部における厚さが開口部における厚さよりも相対的に
薄い多結晶シリコン膜４９ｃで構成し、さらに底部にお
ける多結晶シリコン膜の厚さを凹溝４７の底部の径の１
／２未満で、かつシリコン粒４９ｂを設けても底部が埋
まらない厚さとすることによって、凹溝４７の底部が多
結晶シリコン膜４９ｂで埋め込まれるのを防ぐことがで
き、さらに、底部で向かい合うシリコン粒４９ｂが接す
るのを防ぐことができて、底部にも容量を構成する容量
絶縁膜５０および上部電極５１の形成が可能となる。
【００４６】（実施の形態２）図１６は、本発明の他の
実施の形態である情報蓄積用容量素子Ｃｓ2 を示す半導
体基板の要部断面図である。
実施の形態である情報蓄積用容量素子Ｃｓ2 を示す半導
体基板の要部断面図である。
【００４７】本実施の形態２のＤＲＡＭは、前記実施の
形態１のＤＲＡＭとは、情報蓄積用容量素子の構造およ
びその製造方法の点で異なるが、その他の構成および製
造方法は同様である。従って、以下では、その相違する
点についてのみ説明する。
形態１のＤＲＡＭとは、情報蓄積用容量素子の構造およ
びその製造方法の点で異なるが、その他の構成および製
造方法は同様である。従って、以下では、その相違する
点についてのみ説明する。
【００４８】情報蓄積用容量素子Ｃｓ2 の下部電極４９
は、非晶質シリコン膜を結晶化した多結晶シリコン膜４
９ｃと、その表面に設けられたシリコン粒４９ｂからな
る複数の突起物とによって構成される。ここで、凹溝４
７の開口部における多結晶シリコン膜４９ｃの厚さと凹
溝４７の底部における多結晶シリコン膜４９ｃの厚さと
はほぼ同じであるが、凹溝４７の開口部におけるシリコ
ン粒４９ｂの粒径は、凹溝４７の底部におけるシリコン
粒４９ｂの粒径よりも相対的に大きい。
は、非晶質シリコン膜を結晶化した多結晶シリコン膜４
９ｃと、その表面に設けられたシリコン粒４９ｂからな
る複数の突起物とによって構成される。ここで、凹溝４
７の開口部における多結晶シリコン膜４９ｃの厚さと凹
溝４７の底部における多結晶シリコン膜４９ｃの厚さと
はほぼ同じであるが、凹溝４７の開口部におけるシリコ
ン粒４９ｂの粒径は、凹溝４７の底部におけるシリコン
粒４９ｂの粒径よりも相対的に大きい。
【００４９】次に、本実施の形態２の情報蓄積用容量素
子Ｃｓ2 の製造方法を図１７〜図２１を用いて説明す
る。
子Ｃｓ2 の製造方法を図１７〜図２１を用いて説明す
る。
【００５０】まず、前記実施の形態１に記載した製造方
法と同様に、メモリセル選択用ＭＩＳＦＥＴＱｓの上部
の酸化シリコン膜４６に凹溝４７を形成する。次いで、
図１７に示すように、凹溝４７の内部を含む酸化シリコ
ン膜４６の上部に第１の非晶質シリコン膜４９ａ1 をＣ
ＶＤ法で堆積する。この際、第１の非晶質シリコン膜４
９ａ1 の成膜条件は、凹溝４７の開口部での厚さ
（ｄ1 ）と凹溝４７の底部での厚さ（ｄ2 ）とがほぼ同
じとなるように段差被覆性の良い条件が選択される。
法と同様に、メモリセル選択用ＭＩＳＦＥＴＱｓの上部
の酸化シリコン膜４６に凹溝４７を形成する。次いで、
図１７に示すように、凹溝４７の内部を含む酸化シリコ
ン膜４６の上部に第１の非晶質シリコン膜４９ａ1 をＣ
ＶＤ法で堆積する。この際、第１の非晶質シリコン膜４
９ａ1 の成膜条件は、凹溝４７の開口部での厚さ
（ｄ1 ）と凹溝４７の底部での厚さ（ｄ2 ）とがほぼ同
じとなるように段差被覆性の良い条件が選択される。
【００５１】次に、図１８に示すように、第１の非晶質
シリコン膜４９ａ1 の上部に第２の非晶質シリコン膜４
９ａ2 をＣＶＤ法で堆積する。この際、第２の非晶質シ
リコン膜４９ａ2 の成膜条件は、凹溝４７の開口部での
厚さ（ｄ1 ）よりも凹溝４７の底部での厚さ（ｄ2 ）が
相対的に厚くなるように段差被覆性の悪い条件が選択さ
れる。さらに、凹溝４７の底部における第１の非晶質シ
リコン膜４９ａ1 と第２の非晶質シリコン膜４９ａ2 と
の重ね膜の厚さは、凹溝４７の底部の径の１／２未満
で、かつ後工程で複数のシリコン粒４９ｂからなる突起
物を形成しても凹溝４７の底部が埋まらない厚さに設定
される。
シリコン膜４９ａ1 の上部に第２の非晶質シリコン膜４
９ａ2 をＣＶＤ法で堆積する。この際、第２の非晶質シ
リコン膜４９ａ2 の成膜条件は、凹溝４７の開口部での
厚さ（ｄ1 ）よりも凹溝４７の底部での厚さ（ｄ2 ）が
相対的に厚くなるように段差被覆性の悪い条件が選択さ
れる。さらに、凹溝４７の底部における第１の非晶質シ
リコン膜４９ａ1 と第２の非晶質シリコン膜４９ａ2 と
の重ね膜の厚さは、凹溝４７の底部の径の１／２未満
で、かつ後工程で複数のシリコン粒４９ｂからなる突起
物を形成しても凹溝４７の底部が埋まらない厚さに設定
される。
【００５２】次に、第２の非晶質シリコン膜４９ａ2 の
表面をＨＦ（フッ酸）系の溶液を使って洗浄した後、第
２の非晶質シリコン膜４９ａ2 の表面に複数のシリコン
の結晶核（図示せず）を形成し、次いで、図１９に示す
ように、第２の非晶質シリコン膜４９ａ2 を消費するこ
とで結晶核を成長させて、第１の非晶質シリコン膜４９
ａ1 の表面に複数のシリコン粒４９ｂを形成する。第２
の非晶質シリコン膜４９ａ2 が消費されても第１の非晶
質シリコン膜４９ａ1 が残ることで、下部電極４９の抵
抗増大を防ぐことができる。さらに、凹溝４７の底部で
の第２の非晶質シリコン膜４９ａ2 の厚さが凹溝４７の
開口部での第２の非晶質シリコン膜４９ａ2 の厚さより
も相対的に薄いことから、凹溝４７の底部におけるシリ
コン粒４９ｂの成長に寄与するシリコン量が少なくな
る。これによって、凹溝４７の底部でのシリコン粒４９
ｂの粒径を凹溝４７の開口部でのシリコン粒４９ｂの粒
径よりも相対的に小さくすることが可能となり、隣接す
るシリコン粒が接触するのを防ぐことができる。
表面をＨＦ（フッ酸）系の溶液を使って洗浄した後、第
２の非晶質シリコン膜４９ａ2 の表面に複数のシリコン
の結晶核（図示せず）を形成し、次いで、図１９に示す
ように、第２の非晶質シリコン膜４９ａ2 を消費するこ
とで結晶核を成長させて、第１の非晶質シリコン膜４９
ａ1 の表面に複数のシリコン粒４９ｂを形成する。第２
の非晶質シリコン膜４９ａ2 が消費されても第１の非晶
質シリコン膜４９ａ1 が残ることで、下部電極４９の抵
抗増大を防ぐことができる。さらに、凹溝４７の底部で
の第２の非晶質シリコン膜４９ａ2 の厚さが凹溝４７の
開口部での第２の非晶質シリコン膜４９ａ2 の厚さより
も相対的に薄いことから、凹溝４７の底部におけるシリ
コン粒４９ｂの成長に寄与するシリコン量が少なくな
る。これによって、凹溝４７の底部でのシリコン粒４９
ｂの粒径を凹溝４７の開口部でのシリコン粒４９ｂの粒
径よりも相対的に小さくすることが可能となり、隣接す
るシリコン粒が接触するのを防ぐことができる。
【００５３】続いて、図２０に示すように、凹溝４７の
外部の第１の非晶質シリコン膜４９ａ1 をおよびシリコ
ン粒４９ｂをエッチングで除去することにより、凹溝４
７の内壁に沿って第１の非晶質シリコン膜４９ａ1 およ
びシリコン粒４９ｂとを形成する。
外部の第１の非晶質シリコン膜４９ａ1 をおよびシリコ
ン粒４９ｂをエッチングで除去することにより、凹溝４
７の内壁に沿って第１の非晶質シリコン膜４９ａ1 およ
びシリコン粒４９ｂとを形成する。
【００５４】この後は、前記実施の形態１と同様に、熱
処理による結晶化によって第１の非晶質シリコン膜４９
ａ1 を多結晶シリコン膜４９ｃとして、シリコン粒４９
ｂを多結晶シリコン膜４９ｃとからなる下部電極を形成
した後（図２１）、下部電極４９を構成するシリコン粒
４９ｂと多結晶シリコン膜４９ｃの酸化を防止するため
に、シリコン粒４９ｂおよび多結晶シリコン膜４９ｃの
表面を窒化してＳｉＯＮ膜（図示せず）を形成する。次
いで、下部電極４９の上部に容量絶縁膜５０を構成する
Ｔａ2 Ｏ5 膜、および容量絶縁膜５０の上部に上部電極
５１を構成するＴｉＮ膜を加工することによって、前記
図１６に示す情報蓄積用容量素子Ｃｓ2が形成される。
処理による結晶化によって第１の非晶質シリコン膜４９
ａ1 を多結晶シリコン膜４９ｃとして、シリコン粒４９
ｂを多結晶シリコン膜４９ｃとからなる下部電極を形成
した後（図２１）、下部電極４９を構成するシリコン粒
４９ｂと多結晶シリコン膜４９ｃの酸化を防止するため
に、シリコン粒４９ｂおよび多結晶シリコン膜４９ｃの
表面を窒化してＳｉＯＮ膜（図示せず）を形成する。次
いで、下部電極４９の上部に容量絶縁膜５０を構成する
Ｔａ2 Ｏ5 膜、および容量絶縁膜５０の上部に上部電極
５１を構成するＴｉＮ膜を加工することによって、前記
図１６に示す情報蓄積用容量素子Ｃｓ2が形成される。
【００５５】なお、本実施の形態２では、第１の非晶質
シリコン膜４９ａ1 の表面に複数のシリコン粒４９ｂを
形成した後、凹溝４７の外部の第１の非晶質シリコン膜
４９ａ1 およびシリコン粒４９ｂをエッチングで除去す
ることにより、凹溝４７の内壁に沿って第１の非晶質シ
リコン膜４９ａ1 およびシリコン粒４９ｂを形成した
が、まず、凹溝４７の外部の第１の非晶質シリコン膜４
９ａ1 および第２の非晶質シリコン膜４９ａ2 をエッチ
ングで除去した後（図２２）、凹溝４７の内壁に沿った
第２の非晶質シリコン膜４９ａ2 を消費することによっ
て、第１の非晶質シリコン膜４９ａ1 の表面に複数のシ
リコン粒４９ｂを形成してもよい。
シリコン膜４９ａ1 の表面に複数のシリコン粒４９ｂを
形成した後、凹溝４７の外部の第１の非晶質シリコン膜
４９ａ1 およびシリコン粒４９ｂをエッチングで除去す
ることにより、凹溝４７の内壁に沿って第１の非晶質シ
リコン膜４９ａ1 およびシリコン粒４９ｂを形成した
が、まず、凹溝４７の外部の第１の非晶質シリコン膜４
９ａ1 および第２の非晶質シリコン膜４９ａ2 をエッチ
ングで除去した後（図２２）、凹溝４７の内壁に沿った
第２の非晶質シリコン膜４９ａ2 を消費することによっ
て、第１の非晶質シリコン膜４９ａ1 の表面に複数のシ
リコン粒４９ｂを形成してもよい。
【００５６】このように、本実施の形態２によれば、情
報蓄積用容量素子Ｃｓ2 の下部電極４９を、多結晶シリ
コン膜４９ｂと、凹溝４７の底部での粒径が凹溝４７の
開口部での粒径よりも相対的に小さいシリコン粒４９ｂ
とによって構成し、さらに第１の非晶質シリコン膜４９
ａ1 と第２の非晶質シリコン膜４９ａ2 との重ね膜の厚
さを凹溝４７の底部の径の１／２未満で、かつシリコン
粒４９ｂを設けても底部が埋まらない厚さとすることに
よって、底部で向かい合うシリコン粒４９ｂが接するの
を防ぐことができて、底部にも容量を構成する容量絶縁
膜５０および上部電極５１の形成が可能となる。
報蓄積用容量素子Ｃｓ2 の下部電極４９を、多結晶シリ
コン膜４９ｂと、凹溝４７の底部での粒径が凹溝４７の
開口部での粒径よりも相対的に小さいシリコン粒４９ｂ
とによって構成し、さらに第１の非晶質シリコン膜４９
ａ1 と第２の非晶質シリコン膜４９ａ2 との重ね膜の厚
さを凹溝４７の底部の径の１／２未満で、かつシリコン
粒４９ｂを設けても底部が埋まらない厚さとすることに
よって、底部で向かい合うシリコン粒４９ｂが接するの
を防ぐことができて、底部にも容量を構成する容量絶縁
膜５０および上部電極５１の形成が可能となる。
【００５７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５８】例えば、前記実施の形態では、ＤＲＡＭに
適用した場合について説明したが、ロジック回路とＤＲ
ＡＭとが混載されたロジック混載型ＤＲＡＭに適用可能
である。
適用した場合について説明したが、ロジック回路とＤＲ
ＡＭとが混載されたロジック混載型ＤＲＡＭに適用可能
である。
【００５９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６０】本発明によれば、容量素子が形成される凹
溝の底部が下部電極を構成する多結晶シリコン膜で埋め
込まれるのを防ぐことができ、さらに、シリコン粒同士
が接するのを防ぐことができて、凹溝の底部にも容量絶
縁膜および上部電極の形成が可能となるので、深穴型容
量素子を有するメモリセルにおいて、蓄積容量を確保す
ることができる。
溝の底部が下部電極を構成する多結晶シリコン膜で埋め
込まれるのを防ぐことができ、さらに、シリコン粒同士
が接するのを防ぐことができて、凹溝の底部にも容量絶
縁膜および上部電極の形成が可能となるので、深穴型容
量素子を有するメモリセルにおいて、蓄積容量を確保す
ることができる。
【図１】本発明の一実施の形態であるＤＲＡＭを示す半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示す半導体基板の要部断面図であ
る。
法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示す半導体基板の要部断面図であ
る。
法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示す半導体基板の要部断面図であ
る。
法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示す半導体基板の要部断面図であ
る。
法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順にを示す半導体基板の要部断面図であ
る。
法の一例を工程順にを示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示す半導体基板の要部断面図であ
る。
法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法の一例を工程順に示す半導体基板の要部断面図であ
る。
法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図９】本発明の一実施の形態である情報蓄積用容量素
子の製造方法の一例を工程順に示す半導体基板の要部拡
大断面図である。
子の製造方法の一例を工程順に示す半導体基板の要部拡
大断面図である。
【図１０】本発明の一実施の形態である情報蓄積用容量
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
【図１１】本発明の一実施の形態である情報蓄積用容量
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
【図１２】本発明の一実施の形態である情報蓄積用容量
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
【図１３】本発明の一実施の形態である情報蓄積用容量
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
素子の製造方法の一例を工程順に示す半導体基板の要部
拡大断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法の一例を工程順に示す半導体基板の要部断面図であ
る。
方法の一例を工程順に示す半導体基板の要部断面図であ
る。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法の変形例を示す半導体基板の要部拡大断面図であ
る。
方法の変形例を示す半導体基板の要部拡大断面図であ
る。
【図１６】本発明の他の実施の形態である情報蓄積用容
量素子を示す半導体基板の要部拡大断面図である。
量素子を示す半導体基板の要部拡大断面図である。
【図１７】本発明の他の実施の形態である情報蓄積用容
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
【図１８】本発明の他の実施の形態である情報蓄積用容
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
【図１９】本発明の他の実施の形態である情報蓄積用容
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
【図２０】本発明の他の実施の形態である情報蓄積用容
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
【図２１】本発明の他の実施の形態である情報蓄積用容
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
量素子の製造方法の一例を工程順に示す半導体基板の要
部拡大断面図である。
【図２２】本発明の他の実施の形態である情報蓄積用容
量素子の製造方法の変形例を示す半導体基板の要部拡大
断面図である。
量素子の製造方法の変形例を示す半導体基板の要部拡大
断面図である。
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｎ型ウエル ７ 酸化シリコン膜 ８ ゲート酸化膜 ９Ａ〜９Ｃ ゲート電極 １０ 窒化シリコン膜 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ+ 型半導体領域 １５ ｐ+ 型半導体領域 １６ シリサイド層 １７ 酸化シリコン膜 １８、１９ コンタクトホール ２２ プラグ ２３ 酸化シリコン膜 ２４ スルーホール ２６〜３０ コンタクトホール ３３ プラグ ３４〜３８ 配線 ４１ 酸化シリコン膜 ４２ スルーホール ４４ プラグ ４５ 窒化シリコン膜 ４６ 酸化シリコン膜 ４７ 凹溝 ４９ 下部電極 ４９ａ 非晶質シリコン膜 ４９ａ1 第１の非晶質シリコン膜 ４９ａ2 第２の非晶質シリコン膜 ４９ｂ シリコン粒 ４９ｃ 多結晶シリコン膜 ５０ 容量絶縁膜 ５１ 上部電極（プレート電極） ５２ 酸化シリコン膜 ５３ スルーホール ５５ プラグ ５６〜５８ 配線 ＷＬ ワード線 ＢＬ ビット線 Ｃs 1 情報蓄積用容量素子 Ｃs 2 情報蓄積用容量素子 Ｑn ｎチャネル型ＭＩＳＦＥＴ Ｑp ｐチャネル型ＭＩＳＦＥＴ Ｑs メモリセル選択用ＭＩＳＦＥＴ ｄ1 厚さ ｄ2 厚さ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石坂 正行 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 吉田 正義 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 山本 裕彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F083 AD42 AD48 AD60 AD61 GA30 JA06 JA13 JA14 JA15 JA35 JA39 JA40 MA06 MA17 MA19 MA20 NA01 PR03 PR21 PR22 PR40
Claims (5)
- 【請求項１】 半導体基板上の第１絶縁膜に形成された
凹溝の内部に、下部電極と、容量絶縁膜を挟んで上部電
極とで構成される容量素子を有する半導体集積回路装置
であって、 前記下部電極は、前記凹溝の底部における厚さが前記凹
溝の開口部における厚さよりも相対的に薄い多結晶シリ
コン膜と、その表面に設けられた複数のシリコン粒とに
よって構成されることを特徴とする半導体集積回路装
置。 - 【請求項２】 半導体基板上の第１絶縁膜に形成された
凹溝の内部に、下部電極と、容量絶縁膜を挟んで上部電
極とで構成される容量素子を有する半導体集積回路装置
であって、 前記下部電極は、多結晶シリコン膜と、その表面に設け
られ、前記凹溝の底部における粒径が前記凹溝の開口部
における粒径よりも相対的に小さい複数のシリコン粒と
によって構成されることを特徴とする半導体集積回路装
置。 - 【請求項３】 半導体基板上の第１絶縁膜に形成された
凹溝の内部に、下部電極と、容量絶縁膜を挟んで上部電
極とで構成される容量素子を有する半導体集積回路装置
であって、 前記下部電極は、前記凹溝の底部における厚さが前記凹
溝の開口部における厚さよりも相対的に薄い多結晶シリ
コン膜と、その表面に設けられ、前記凹溝の底部におけ
る粒径が前記凹溝の開口部における粒径よりも相対的に
小さい複数のシリコン粒とによって構成されることを特
徴とする半導体集積回路装置。 - 【請求項４】 メモリセル選択用ＭＩＳＦＥＴの上部の
第１絶縁膜に形成された凹溝の内部に、多結晶シリコン
膜とその表面に設けられた複数のシリコン粒とで構成さ
れる下部電極を形成し、容量絶縁膜を挟んで上部電極を
形成する半導体集積回路装置の製造方法であって、(a).
前記凹溝の底部での厚さが前記凹溝の開口部での厚さよ
りも相対的に薄くなる段差被覆性の悪い条件で、非晶質
シリコン膜を前記凹溝の内部を含む前記第１絶縁膜の上
部に堆積する工程と、(b).前記非晶質シリコン膜の表面
に前記シリコン粒を形成する工程と、(c).前記凹溝の外
部の前記非晶質シリコン膜および前記シリコン粒を除去
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項５】 メモリセル選択用ＭＩＳＦＥＴの上部の
第１絶縁膜に形成された凹溝の内部に、多結晶シリコン
膜とその表面に設けられた複数のシリコン粒とで構成さ
れる下部電極を形成し、容量絶縁膜を挟んで上部電極を
形成する半導体集積回路装置の製造方法であって、(a).
第１の非晶質シリコン膜を前記凹溝の内部を含む前記第
１絶縁膜の上部に堆積する工程と、(b).前記凹溝の底部
での厚さが前記凹溝の開口部での厚さよりも相対的に薄
くなる段差被覆性の悪い条件で、第２の非晶質シリコン
膜を前記第１の非晶質シリコン膜の上部に堆積する工程
と、(c).前記第２の非晶質シリコン膜を消費して前記第
１の非晶質シリコン膜の表面に前記シリコン粒を形成す
る工程と、(d).前記凹溝の外部の前記第１の非晶質シリ
コン膜および前記シリコン粒を除去する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
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| JP (1) | JP2001267530A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006024899A (ja) * | 2004-06-10 | 2006-01-26 | Matsushita Electric Ind Co Ltd | キャパシタおよびその製造方法 |
| JP2006041497A (ja) * | 2004-06-24 | 2006-02-09 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20200020612A (ko) | 2018-08-17 | 2020-02-26 | 도쿄엘렉트론가부시키가이샤 | 성막 방법 및 성막 장치 |
-
2000
- 2000-03-15 JP JP2000072623A patent/JP2001267530A/ja not_active Withdrawn
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| US11658028B2 (en) | 2018-08-17 | 2023-05-23 | Tokyo Electron Limited | Film forming method and film forming apparatus |
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