KR20040079176A - 반도체 소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역과 주변회로 영역 및 이들 경계의 펜스(fence) 영역으로 구분되는 반도체 기판 상에 희생산화막을 형성하는 단계와, 상기 희생산화막을 식각하여 기판 셀 영역과 펜스 영역에 트렌치를 형성하는 단계와, 상기 트렌치 및 희생산화막 상에 도전막을 증착하는 단계와, 상기 희생산화막 상의 도전막을 제거하여 셀 영역의 트렌치 표면에 스토리지 전극을 형성함과 동시에 펜스 영역의 트렌치 표면에 펜스를 형성하는 단계와, 상기 기판 결과물 상에 펜스 영역 및 주변회로 영역을 가리는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 리플로우(reflow)시켜 펜스 내부가 감광막으로 매립되도록 하는 단계와, 상기 감광막 패턴에 의해 가려지지 않은 셀 영역의 희생산화막 부분을 딥-아웃시키는 단계와, 상기 감광막 패턴을 제거하는 단계와, 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 포함한다. 본 발명에 따르면, 감광막 패턴의 플로우를 통해 펜스 내부를 상기 감광막으로 매립시킴으로써 후속 딥-아웃 공정에서 주변회로 영역으로 식각 용액이 유입되는 것을 차단할 수 있으며, 이에 따라, 펜스 터짐 현상을 방지할 수 있는 바, 소자 제조수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, 희생산화막의 딥-아웃시에 발생되는 펜스 터짐 에러를 방지하기 위한 방법에 관한 것이다.

반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는 스토리지 전극(storage node)과 플레이트 전극(plate node) 사이에 유전체막(dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.

따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막의 사용 및 전극 표면적의 확대가 요구되며, 또한, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.

여기서, 전극 표면적을 극대화시킬 수 있는 구조로서 현재 실린더형이 각광 받고 있다. 이는 내부 면적 뿐만 아니라 외부 면적까지도 전극 면적으로 사용할 수 있으며, 그 형성 공정 또한 비교적 용이하기 때문이다.

한편, 실린더형 스토리지 전극을 형성함에 있어서, 종래에는 스토리지 전극의 형성 후에 형틀로서 사용되어진 희생산화막을 제거하기 위해 딥-아웃(Dip-out) 공정이라는 습식 식각 공정을 수행하고 있으며, 이때, 상기 희생산화막의 딥-아웃은 셀 부분에 대해서만 부분적으로 진행함으로써 셀 영역과 주변회로 영역간의 단차가 그대로 유지되도록 하고 있고, 이를 위해서, 도 1a에 도시된 바와 같이, 딥-아웃되는 셀 영역(A)과 딥-아웃되지 않는 주변회로 영역(B)의 경계 영역(C : 이하, 펜스 영역이라 칭함)에 일종의 펜스(fence : 6b)를 형성하고 있다.

도 1a에서, 도면부호 1은 반도체 기판, 2는 층간절연막, 3은 폴리 플러그, 4는 희생산화막, 6a는 스토리지 전극, A는 셀 영역, B는 주변회로 영역, C는 펜스 영역을 각각 나타낸다.

그러나, 도 1b에 도시된 바와 같이, 희생산화막(4)의 부분 딥-아웃 공정에서 식각 장벽으로 사용되는 감광막 패턴, 즉, 소위 딥-아웃 마스크(Dip-out mask : 7)는, 주변회로 영역(B)과 펜스 영역(C)를 덮도록 형성되는데, 이 경우, 후속 딥-아웃 공정시 상기 딥-아웃 마스크(7)가 주변회로 영역(B)으로 유입되는 식각 용액을 완전하게 차단하지 못함으로써 펜스(6b)가 터지는 현상이 발생되며, 이로 인해, 소자 손상(Fail)이 유발됨으로써 네트 다이(Net Die) 감소가 초래됨은 물론 결과적으로 소자의 제조수율 저하가 초래된다.

도 3은 펜스 터짐 현상을 보여주는 사진이다. 여기서, 도면부호 6b는 펜스, 10은 딥-아웃시 어택을 받은 펜스 부분, A는 셀 영역, B는 주변회로 영역, C는 펜스 영역을 각각 나타낸다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 딥-아웃 공정시의 펜스 터짐 에러를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 딥-아웃 공정시의 펜스 터짐 에러를 방지함으로써 소자 손상이 유발되는 것을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.

도 1a 및 도 1b는 종래의 캐패시터 형성방법을 설명하기 위한 단면도.

도 2는 종래 펜스 터짐 현상을 보여주는 사진.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 캐패시터 형성방법을 설명하기 위한 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

31 : 반도체 기판 32 : 층간절연막

33 : 폴리 플러그 34 : 희생산화막

35a,35b : 트렌치 36 : 폴리실리콘막

36a : 스토리지 전극 36b : 펜스

37 : 딥-아웃 마스크

상기와 같은 목적을 달성하기 위해, 본 발명은, 셀 영역과 주변회로 영역 및 이들 경계의 펜스 영역으로 구분되는 반도체 기판 상에 희생산화막을 형성하는 단계; 상기 희생산화막을 식각하여 기판 셀 영역과 펜스 영역에 트렌치를 형성하는 단계; 상기 트렌치 및 희생산화막 상에 도전막을 증착하는 단계; 상기 희생산화막 상의 도전막을 제거하여 셀 영역의 트렌치 표면에 스토리지 전극을 형성함과 동시에 펜스 영역의 트렌치 표면에 펜스를 형성하는 단계; 상기 기판 결과물 상에 펜스 영역 및 주변회로 영역을 가리는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 리플로우(reflow)시켜 펜스 내부가 감광막으로 매립되도록 하는 단계; 및 상기 감광막 패턴에 의해 가려지지 않은 셀 영역의 희생산화막 부분을 딥-아웃시키는 단계를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.

여기서, 본 발명의 방법은 상기 희생산화막을 딥-아웃시키는 단계 후, 상기 감광막 패턴을 제거하는 단계; 및 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 더 포함한다.

본 발명에 따르면, 감광막 패턴의 플로우를 통해 펜스 내부를 감광막으로 매립시킴으로써 후속하는 딥-아웃 공정에서 주변회로 영역으로 식각 용액이 유입되는 것을 완전하게 차단할 수 있으며, 이에 따라, 펜스 터짐 현상을 방지할 수 있다.

(실시예)

이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.

도 3a를 참조하면, 비트라인을 포함한 소정의 하부 구조물(도시안됨)이 형성되고, 이를 덮도록 전 영역 상에 층간절연막(32)이 형성된 반도체 기판(1)을 마련한다. 이때, 상기 반도체 기판(31)은 셀 영역(A)과 주변회로 영역(B) 및 이들 경계의 펜스 영역(C)으로 구분된다.

상기 층간절연막(32)을 식각하여 셀 영역(A)에 콘택홀들을 형성한 후, 각 콘택홀 내에 도전막, 바람직하게, 도핑된 폴리실리콘막을 매립시켜 폴리 플러그(33)를 형성한다. 이때, 상기 폴리 플러그(33)는 도시되지는 않았으나 공지의 반도체 제조 공정에 따라 그 아래에 형성된 LPP(Landing Plug Poly)와 콘택되도록 형성된 것으로 이해될 수 있다.

상기 폴리 플러그(33)를 포함한 층간절연막(32) 상에 희생산화막(34)을 형성한다. 그런다음, 상기 희생산화막(34)을 식각하여 셀 영역(A) 및 펜스 영역(C) 각각에 트렌치(35a, 35b)를 형성한다. 여기서, 상기 셀 영역(A)의 트렌치(35a)는 그 아래의 폴리 플러그(33)를 노출시키도록 형성한다.

상기 트렌치(35a, 35b) 및 희생산화막(34) 상에 스토리지 전극용 도전막, 예컨데, 폴리실리콘막(36)을 증착한다. 그런다음, 공지의 공정에 따라 상기 희생산화막(34) 상에 증착된 폴리실리콘막 부분을 제거하고, 이를 통해, 셀 영역(A)의 트렌치 표면에 실린더형 스토리지 전극(36a)을 형성함과 동시에 펜스 영역(C)의 트렌치 표면에 펜스(36b)를 형성한다.

상기 기판 결과물 상에 감광막을 도포한 후, 이를 노광 및 현상하여 주변회로 영역(B) 및 펜스 영역(C)을 가리는 감광막 패턴, 즉, 딥-아웃 마스크(37)를 형성한다. 이때, 펜스(36b) 내부는 그 폭이 좁은 것과 관련해서 딥-아웃 마스크(37)에 의해 완전 매립되지 않는다.

도 3b를 참조하면, 상기 기판 결과물을 어닐링하는 것을 통해 감광막으로 이루어진 딥-아웃 마스크(37)를 리플로우(reflow)시키고, 이를 통해, 펜스(36b) 내부를 딥-아웃 마스크(37), 즉, 감광막으로 매립시킨다.

도 3c를 참조하면, 기판 결과물을 딥-아웃 용액, 예컨데, 9:1 BOE 케미컬 내에 소정 시간 동안 디핑(dipping)시키고, 이를 통해, 딥-아웃 마스크(37)로부터 가려지지 않은 셀 영역(A) 상의 희생산화막 부분을 제거한다.

여기서, 상기 희생산화막(34)의 딥-아웃 공정시에는 펜스(36b) 내부가 열적 리플로우를 통해 딥-아웃 마스크(37)로 매립되어진 것과 관련해서, 상기 딥-아웃 마스크(37)가 주변회로 영역(B)으로 유입되는 식각 용액을 완전하게 차단하게 되며, 이에 따라, 펜스 터짐 현상은 일어나지 않으므로, 소자 손상 또한 유발되지 않는다.

이후, 도시하지는 않았으나, 공지의 공정에 따라 딥-아웃 마스크를 제거하고, 이어서, 실린더형 스토리지 전극(36a) 상에 유전체막과 플레이트 전극을 차례로 형성하여 본 발명의 캐패시터를 완성한다.

이상에서와 같이, 본 발명은 감광막으로 이루어진 딥-아웃 마스크의 형성후에 이를 열적으로 리플로우시켜 펜스 내부를 완전히 매립시킴으로써, 이러한 딥-아웃 마스크에 의해 후속하는 딥-아웃 공정에서 식각 용액이 주변회로 영역으로 유입되는 것이 차단되도록 할 수 있으며, 이에 따라, 펜스 터짐 현상을 방지할 수 있음은 물론 펜스 터짐 에러로 인한 소자 손상 또한 방지할 수 있고, 결과적으로, 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.

기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

1. 셀 영역과 주변회로 영역 및 이들 경계의 펜스(fence) 영역으로 구분되는 반도체 기판 상에 희생산화막을 형성하는 단계;

   상기 희생산화막을 식각하여 기판 셀 영역과 펜스 영역에 트렌치를 형성하는 단계;

   상기 트렌치 및 희생산화막 상에 도전막을 증착하는 단계;

   상기 희생산화막 상의 도전막을 제거하여 셀 영역의 트렌치 표면에 스토리지 전극을 형성함과 동시에 펜스 영역의 트렌치 표면에 펜스를 형성하는 단계;

   상기 기판 결과물 상에 펜스 영역 및 주변회로 영역을 가리는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 리플로우시켜 펜스 내부가 감광막으로 매립되도록 하는 단계; 및

   상기 감광막 패턴에 의해 가려지지 않은 셀 영역의 희생산화막 부분을 딥-아웃시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
2. 제 1 항에 있어서, 상기 희생산화막을 딥-아웃시키는 단계 후,

   상기 감광막 패턴을 제거하는 단계; 및 상기 스토리지 전극 상에 유전체막과 플레이트 전극을 차례로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.