KR100804147B1

KR100804147B1 - 커패시터의 형성방법

Info

Publication number: KR100804147B1
Application number: KR1020010087697A
Authority: KR
Inventors: 한동희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-12-29
Filing date: 2001-12-29
Publication date: 2008-02-19
Also published as: KR20030057624A

Abstract

본 발명은 반도체기판 전면에 제1절연막을 형성하고 이를 선택적으로 식각하여 기판 소정영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 도전물질로 매립하여 플러그를 형성하는 단계, 상기 플러그를 덮는 형태의 제2절연막패턴을 형성하는 단계; 상기 제2절연막패턴의 측면에 비트라인을 형성하는 단계, 상기 비트라인을 포함한 전면에 제1질화막을 증착하는 단계, 상기 제1질화막 상에 제3절연막을 증착하는 단계, 상기 제2절연막패턴과 제1질화막 및 제3절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 도전물질로 매립하여 스토리지노드 콘택을 형성하는 단계, 상기 스토리지노드콘택의 일부를 덮는 제2질화막과 제4절연막의 적층패턴을 형성하는 단계, 및 상기 적층패턴의 측벽에 접촉하여 상기 스토리지노드콘택과 연결되는 스토리지노드를 형성하는 단계를 포함하여 구성된 커패시터의 형성방법을 제공한다.

커패시터, 스토리지노드, 플러그

Description

커패시터의 형성방법{Method of fabricating capacitor}

도1a 내지 도1c는 종래기술에 의한 커패시터 스토리지노드 형성방법을 나타낸 공정단면도,

도2a 내지 도2e는 본 발명에 의한 커패시터의 형성방법을 나타낸 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

31 : 반도체기판 32 : 제1절연막

33 : 폴리실리콘플러그 34a : 제2절연막패턴

35 : 비트라인 36 : 제1질화막

37 : 제3절연막 38 : 스토리지노드콘택홀

39 : 스토리지노드콘택 40 : 제2질화막

41 : 제4절연막 42 : 스토리지노드

43 : MPS

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 메모리소자의 스토리지노드간 브릿지 발생을 방지하기 위한 커패시터의 형성 방법에 관한 것이다.

종래기술에 의한 고집적 DRAM의 원통형 커패시터 스토리지노드 형성방법을 도1a 내지 도1c를 참조하여 설명하면 다음과 같다.

먼저, 도1a에 나타낸 바와 같이 반도체기판(11)상에 게이트(워드라인)(도시하지 않음)를 형성하고, 반도체기판(11)상에 제1절연막(12)을 증착한 후, 제1절연막을 관통하여 반도체기판(11)에 연결되는 폴리실리콘플러그(13)를 형성한다.

다음으로, 폴리실리콘플러그(13)가 형성된 제1절연막(12)상에 제2절연막(14)을 형성한 후, 그 상부 소정영역에 양측벽에 스페이서(16)가 접속된 비트라인(15)을 형성한다.

다음에 비트라인(15)을 포함한 전면에 제3절연막(17)을 형성한 후, 제3절연막(17)과 제2절연막(14)을 선택적으로 식각하여 폴리실리콘플러그(13) 표면을 노출시키는 스토리지노드콘택홀(18)을 형성한다.

도 1b에 도시된 바와 같이, 스토리지노드콘택홀(18)에 스토리지노드콘택(19)을 형성한 후, 스토리지노드콘택(19)이 형성된 제3절연막(17)상에 질화막(20)과 제4절연막(21)을 차례로 증착한다.

다음으로, 제4절연막(21)을 질화막(20)에서 멈추도록 먼저 식각하고, 질화막(20)을 식각하여 스토리지노드콘택(19)을 노출시키는 스토리지노드가 형성될 영역(22)을 오픈시킨다.

도 1c에 도시된 바와 같이, 스토리지노드가 형성될 영역(22) 내에만 스토리지노드(23)를 형성하고, 스토리지노드(23)의 표면에 MPS(metastable polysilicon)(24)를 성장시킨다.

그러나, 상기한 바와 같은 종래 기술에 있어서는 DRAM이 고집적되면 될수록 스토리지노드간 마진이 감소되어 인접한 스토리지노드간에 브릿지가 발생할 수 있다. 이러한 브릿지는 수율을 저하시키는 주요한 원인이 된다.

본 발명은 상기 문제점을 해결하기 위한 것으로써, 원통형 커패시터 스토리지노드 패턴의 내벽이 아닌 외벽을 커패시터 전극으로 사용하여 스토리지노드간 브릿지를 방지하고 커패시터 용량을 증가시킬 수 있도록 한 커패시터의 형성방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 반도체기판 전면에 제1절연막을 형성하고 이를 선택적으로 식각하여 기판 소정영역을 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀을 도전물질로 매립하여 플러그를 형성하는 단계, 상기 플러그를 덮는 형태의 제2절연막패턴을 형성하는 단계; 상기 제2절연막패턴의 측면에 비트라인을 형성하는 단계, 상기 비트라인을 포함한 전면에 제1질화막을 증착하는 단계, 상기 제1질화막 상에 제3절연막을 증착하는 단계, 상기 제2절연막패턴과 제1질화막 및 제3절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계, 상기 스토리지노드 콘택홀을 도전물질로 매립하여 스토리지노드 콘택을 형성하는 단계, 상기 스토리지노드콘택의 일부를 덮는 제2질화막과 제4절연막의 적층패턴을 형성하는 단계, 및 상기 적층패턴의 측벽에 접촉하여 상기 스토리지노드콘택과 연결되는 스토리지노드를 형성하는 단계를 포함하여 구성됨을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2e에 본 발명에 의한 커패시터의 형성방법을 도시한 공정 단면도이다.

도2a에 나타낸 바와 같이, 반도체기판(31)상에 게이트(워드라인)(도시하지 않음)를 형성하고, 반도체기판(31)상에 제1절연막(32)을 증착한 후, 제1절연막(32)을 관통하여 반도체기판(31)에 연결되는 폴리실리콘플러그(33)를 형성한다.

다음으로, 폴리실리콘플러그(33)가 형성된 제1절연막(32)상에 제2절연막(34)을 형성한다.

도 2b에 도시된 바와 같이, 제2절연막(34)을 선택적으로 식각하여 폴리실리 콘플러그(33)상에 폴리실리콘플러그(33)보다 더 넓은 면적을 갖는 제2절연막패턴(34a)을 형성한다.

이때, 제2절연막패턴(34a)은 폴리실리콘플러그(33) 상부에 형성되되, 폴리실리콘플러그(33)를 하나씩 건너뛰어 형성된다.

다음에 도2c에 나타낸 바와 같이, 제2절연막패턴(34a)의 측면에 비트라인(35)을 형성한 다음, 전면에 제1질화막(36)을 증착한다. 이와 같이 제2절연막패턴(34a)의 측면에 비트라인(35)을 형성하면 비트라인(35)은 폴리실리콘 플러그(33) 사이의 제1절연막(32) 상부에 각각 위치하게 된다.

한편, 제1질화막(36) 형성전에 절연막을 증착할 수 있다.

다음으로, 제1질화막(36)상에 제3절연막(37)을 증착한 후, 제3절연막(37), 제1질화막(36) 및 제2절연막패턴(34a)을 동시에 식각하여 폴리실리콘플러그(33) 표면을 노출시키는 스토리지노드 콘택홀(38)을 형성한다.

도 2d에 도시된 바와 같이, 스토리지노드 콘택홀(38)을 통해 폴리실리콘플러그(33)에 연결되는 스토리지노드콘택(39)을 형성한다. 이때, 스토리지노드콘택(39)은 스토리지노드콘택홀(38)에 매립된 구조를 갖는다.

스토리지노드콘택(39)가 매립된 제3절연막(37)상에 제2질화막(40)과 제4절연막(41)을 차례로 증착한 후, 제4절연막(41)과 제2질화막(40)을 스토리지노드 패턴으로 패터닝한다. 이때, 제2질화막(40)과 제4절연막(41)의 순서로 적층된 적층패턴(40/41)이 스토리지노드콘택(39) 상부에 남는다.

도 2f에 도시된 바와 같이, 적층패턴(40/41)을 포함한 전면에 폴리실리콘을 증착한 후, 에치백공정을 진행하여 적층패턴(40/41)의 측벽에 접하는 스토리지노드(42)를 형성한다.

다음으로, 스토리지노드(42)의 표면에 MPS(43)을 성장시킨다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 커패시터 스토리지노드 패턴의 내벽이 아닌 외벽을 커패시터 전극으로 사용함으로써 스토리지노드간 브릿지를 방지하고 커패시터 용량을 증가시킬 수 있다.

Claims

반도체기판 전면에 제1절연막을 형성하고 이를 선택적으로 식각하여 기판 소정영역을 노출시키는 콘택홀을 형성하는 단계,

상기 콘택홀을 도전물질로 매립하여 플러그를 형성하는 단계,

상기 플러그를 덮는 형태의 제2절연막패턴을 형성하는 단계;

상기 제2절연막패턴의 측면에 비트라인을 형성하는 단계,

상기 비트라인을 포함한 전면에 제1질화막을 증착하는 단계,

상기 제1질화막 상에 제3절연막을 증착하는 단계,

상기 제2절연막패턴과 제1질화막 및 제3절연막을 선택적으로 식각하여 상기 플러그 표면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계,

상기 스토리지노드 콘택홀을 도전물질로 매립하여 스토리지노드 콘택을 형성하는 단계,

상기 스토리지노드콘택의 일부를 덮는 제2질화막과 제4절연막의 적층패턴을 형성하는 단계, 및

상기 적층패턴의 측벽에 접촉하여 상기 스토리지노드콘택과 연결되는 스토리지노드를 형성하는 단계

를 포함하는 커패시터의 형성 방법.
제1항에 있어서,

상기 제2절연막패턴이 상기 플러그 상부에 형성되되, 상기 플러그를 하나씩 건너뛰어 형성되도록 상기 제2절연막패턴을 형성하는 것을 특징으로 하는 커패시터의 형성 방법.
제1항에 있어서,

상기 비트라인은 상기 플러그 사이의 제1절연막 상부에 각각 형성되는 것을 특징으로 하는 커패시터의 형성방법.