KR100347543B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 하부전극 식각공정시 과도 식각으로 인한 문제를 해소 할 수 있도록 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 코아산화막 및 반사방지막 패턴, 하부전극용 폴리실리콘막, 감광막이 형성된 상태에서 감광막 일부를 제거한 후 CHF3/C4F8가스로 펄스 변조를 이용하여 반사방지막을 제거하고, 코아산화막 일부를 식각한 후에 잔존 감광막 및 코아산화막을 제거하므로 반사방지막 식각공정시 하부에 형성된 절연막에 영향을 주지않고 제거하고, 잔존 코아산화막도 일부 제거된 상태에서 습식식각방법으로 완전히 제거하므로 공정시간도 절약되면서 하부전극의 식각손실을 최소화 할 수 있어 소자의 신뢰성 및 공정 마진을 향상 시킬 수 있다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 하부전극 형성공정시 과도식각으로 발생하는 문제점을 줄일 수 있는 반도체 소자의 캐패시터제조방법에 관한 것이다.
일반적으로, 메모리 반도체 소자가 고집적화 되고 디자인 룰이 감소함에 따라 셀 사이즈 및 캐패시터 면적이 감소된다. 그럼에도 불구하고 DRAM의 안정적인 구동을 위해 필요한 최소한의 캐패시터 정전 용량은 확보되어야 한다. 이를 위해서는 캐패시터의 유전체의 두께를 줄이는 방법과 고유전율의 유전체막을 사용하는 방법 및 하부 전극의 유효 표면적을 증가시키는 방법이 있다. 하부전극의 유효 표면적을 증가시키기 위한 방안으로 실린더 구조, 스택구조, 핀구조 등 3차원 구조가 제시되고 있으며, 이러한 구조에 MPS(Metastable Polisicon)성장 공정으로 하부전극에 엠보싱(embossing)을 형성하는 방식이 더불어 도입되고 있다.
종래 반도체 소자의 캐패시터 제조방법은 반도체 소자를 형성하기 위한 여러요소가 구비된 기판의 전체상부면에 절연막인 BPSG막 및 PE-TEOS막을 순차적으로 형성하고, PE-TEOS막, 절연막인 BPSG막 일부를 제거하여 폴리실리콘 라인을 형성한 후 전체 상부면에 코아(Core)산화막인 PSG막과 반사방지막을 순차적으로 증착한 다음, 마스크 및 식각공정으로 코아 산화막 패턴을 형성하고, 코아 산화막 패턴이 형성된 전체상부면에 폴리실리콘막을 증착한 후 에치 백 공정을 실시하여 반사방지막을 노충 시킨다음, 코아산화막인 PSG막 및 반사방지막을 제거하여 하부전극을 완성한다. 그후, 하부전극에 엠보싱(embossing)형태의 MPS(Metastable Polisicon)형성공정을 실시한다.
상기에서, 코아 산화막 패턴 형성을 위한 식각공정시 PE-TEOS막이 과도 식각되어 절연막인 BPSG막이 노출되는데, 코아산화막인 PSG막 제거를 위한 습식 식각공정시 절연막인 BPSG막이 식각되면서 BPSG막 성분이 하부전극에 확산되어 선택적인 MPS형성공정시 하부에만 MPS가 형성되므로 원하는 전하저장용량을 얻을 수 없고, 전하저장용량이 저하됨에 따라 결과적으로 소자의 신뢰성 및 수율에 나쁜 영향을 미친다.
따라서, 본 발명은 하부전극 형성시 과도 식각공정으로 발생되는 문제점을 해소하여 소자의 전기적 특성 및 신뢰성을 향상시키고, 공정 마진을 확보할 수있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 절연막 및 폴리실리콘 라인을 형성하는 단계; 상기 폴리실리콘 라인 상부면에 코아 산화막 및 반사방지막 패턴을 형성한 후 전체 상부면에 폴리실리콘막 및 감광막을 순차적으로 증착하는 단계; 감광막 및 폴리실리콘막을 부분식각한 후 노출된 폴리실리콘막을 과도식각공정으로 제거하여 반사방지막을 노출시키는 단계; CF계열 가스로 펄스 변조를 이용한 공정으로 상기 반사방지막을 제거하고, 상기 코아산화막 일부를 식각하는 단계; 잔존 감광막을 제거한 후 전면 식각방법으로 상기 절연막 상부에 노출된 폴리실리콘막을 제거하는 단계; 및 상기 잔존 코아산화막을 제거하여 하부전극을 형성한 후 전체상부면에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 기판 2 : 절연막
3 : 폴리실리콘 라인 4 : 코아산화막
5 : 반사방지막 6 : 폴리실리콘막
7 : 감광막 6a : 하부전극
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러요소가 구비된 기판(1) 상에 절연막(2)을 형성한 후 절연막(2) 일부를 식각하여 폴리실리콘 라인(3)을 형성하고, 폴리실리콘 라인(3) 상부면에 코아(Core) 산화막(4) 및 반사방지막(5) 패턴을 형성한 후 전체 상부면에 폴리실리콘막(6) 및 감광막(7)을 순차적으로 증착한다.
상기에서, 절연막(2)은 BPSG막으로 이루어지고, 코아산화막(4)은 PSG막으로 이루어 진다. 반사방지막(5)는 SiON막으로 이루어진다. 폴리실리콘막(6)은 폴리실리콘 라인(3)과 접하여 후속 공정에서 하부전극 역할을 한다.
도 1b는 식각공정을 통해 감광막(7) 상부를 소정 두께만큼 제거하여 반사방지막(5) 상부의 폴리실리콘막(6)을 노출시킨 상태의 단면도로서, 이때 감광막(7)의 상부는 O2가스를 이용한 건식 식각 공정으로 제거된다. 이로써 감광막(7) 표면의 높이가 반사방지막(5) 표면의 높이와 같거나 낮아진다.
도 1c는 감광막(7)의 상부가 제거되면서 노출된 반사방지막(5) 상부의 폴리실리콘막(6)을 과도 식각으로 제거하여 하부의 반사방지막(5)을 노출시킨 상태의 단면도이다.
상기에서, 과도식각은 Cl2/N2가스를 이용하여 10% 이하로 실시한다.
도 1d는 CHF3/C4F8가스로 펄스 변조(pulse modulation)를 이용하여 반사방지막(5)을 제거하고, 코아산화막(4) 일부를 식각한 상태의 단면도로서, 반사방지막(5) 식각공정시 하부에 형성된 절연막(2)에 영향을 주지않고 제거된다.
상기에서, 코아산화막(4)는 15 내지 25 % 식각한다. 상세하게 CHF3/C4F8가스는 CF 계열중에서 산화막 식각시 폴리실리콘과의 선택비를 높이는 효과가 있는 데, 10 : 1 이상의 선택비는 나오지 않으므로 부가적으로 소오스 파워(source power)의 펄스 변조를 이용하여 40내지 50 : 1 정도의 고선택비를 만든다. 이때, CHF3/C4F8가스의 비율을 1 : 1로 하고, 500 내지 1000W의 소오스 파워, 듀티 비(Duty ratio;defined as the ratio of RF on time to modulation period) 50%에 변조 주기를 50 내지 100 μsec 로하여 식각을 실시하면 CF 및 CF2라디칼 밀도가 증가되고 폴리실리콘과의 식각선택비는 40 내지 50 : 1 정도의 고선택비를 얻을 수 있다.
도 1e는 건식식각공정으로 잔존 감광막(7)을 제거한 상태의 단면도이다.
상기에서, 건식식각공정은 O2가스를 이용한다.
도 1f는 절연막(2) 상부에 노출된 폴리실리콘막(6)을 전면식각공정으로 제거한 상태의 단면도로서, 전면 식각공정은 Cl2/N2가스를 이용한 건식 식각방법으로 실시한다.
도 1g는 잔존 코아산화막(4)을 제거하여 하부전극(6a)을 형성한 상태의 단면도이다.
상기에서, 코아산화막(4)은 일부가 제거된 상태에서 습식식각방법으로 잔존코아산화막(4)를 완전히 제거되므로 공정시간도 절약되면서 하부전극(6a)의 식각손실을 최소화 할 수 있다.
그후, 하부전극(6a)이 형성된 전체상부면에 유전체막 및 상부 전극을 형성하여 캐패시터를 완성한다.
상술한 바와같이, 본 발명은 하부전극 식각공정시 과도 식각으로 인한 문제를 해소 할 수 있도록 CHF3/C4F8가스로 펄스 변조를 이용하여 반사방지막을 제거하고, 코아산화막 일부를 식각한 후에 잔존 감광막 및 코아산화막을 제거하므로 반사방지막 식각공정시 하부에 형성된 절연막에 영향을 주지않고 제거하고, 잔존 코아산화막도 일부 제거된 상태에서 습식식각방법으로 완전히 제거하므로 공정시간도 절약되면서 하부전극의 식각손실을 최소화 할 수 있어 소자의 신뢰성 및 공정 마진을 향상 시킬 수 있는 효과가 있다.
Claims (7)
- 반도체 소자를 형성하기 위한 여러요소가 구비된 기판 상에 절연막 및 폴리실리콘 라인을 형성하는 단계;상기 폴리실리콘 라인 상부면에 코아 산화막 및 반사방지막 패턴을 형성한 후 전체 상부면에 폴리실리콘막 및 감광막을 순차적으로 증착하는 단계;상기 감광막 상부를 소정 두께만큼 식각하여 상기 반사방지막 상의 상기 폴리실리콘막을 노출시키는 단계;상기 노출된 폴리실리콘막을 과도식각공정으로 제거하여 상기 반사방지막을 노출시키는 단계;CF계열 가스로 펄스 변조를 이용한 공정으로 상기 반사방지막을 제거하고, 상기 코아산화막 일부를 식각하는 단계;잔존 감광막을 제거한 후 전면 식각방법으로 상기 절연막 상부에 노출된 폴리실리콘막을 제거하는 단계; 및상기 잔존 코아산화막을 제거하여 하부전극을 형성한 후 전체상부면에 유전막 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 감광막은 O2가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 코아산화막은 PSG막으로 이루어 지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 과도식각 및 전면식각공정은 Cl2/N2가스를 이용하는 건식식각방법으로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 CF계열 가스로 펄스 변조를 이용한 공정은 1 : 1 비율의 CHF3/C4F8가스를 500 내지 1000W의 소오스 파워 및 듀티 비 50% 에 변조 주기를 50 내지 100 μsec 로 하여 폴리실리콘과의 선택비가 40 내지 50 : 1 되도록 하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 잔존 코아산화막은 습식 식각방법으로 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 1 또는 3 항에 있어서,상기 코아산화막인 PSG막은 1 : 1 비율의 CHF3/C4F8가스를 500 내지 1000W의 소오스 파워 및 듀티 비 50% 에 변조 주기를 50 내지 100 μsec 조건으로 하는 펄스 변조를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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