KR100955834B1 - Mim 구조 커패시터 제조방법 - Google Patents
Mim 구조 커패시터 제조방법 Download PDFInfo
- Publication number
- KR100955834B1 KR100955834B1 KR1020070136748A KR20070136748A KR100955834B1 KR 100955834 B1 KR100955834 B1 KR 100955834B1 KR 1020070136748 A KR1020070136748 A KR 1020070136748A KR 20070136748 A KR20070136748 A KR 20070136748A KR 100955834 B1 KR100955834 B1 KR 100955834B1
- Authority
- KR
- South Korea
- Prior art keywords
- nitride
- mim structure
- cleaning
- layer
- structure capacitor
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 53
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004140 cleaning Methods 0.000 claims abstract description 55
- 150000004767 nitrides Chemical class 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 239000010936 titanium Substances 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 14
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 229910021642 ultra pure water Inorganic materials 0.000 claims description 5
- 239000012498 ultrapure water Substances 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 4
- 238000001035 drying Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 6
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910016570 AlCu Inorganic materials 0.000 description 2
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
- H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 MIM 구조 커패시터 제조방법에 관한 것으로서, MIM 구조 커패시터를 위해 하부 전극 금속층 상에 절연층인 나이트라이드막과 상부 전극 금속층인 티타늄/질화 티타늄(Ti/TiN)을 차례로 증착시키는 단계와, 상부 전극 금속층 상에 포토레지스트를 도포하고, 포토레지스트층을 패터닝하는 단계와, 패터닝된 포토레지스트층을 식각 마스크로 하여 상부 금속 전극층인 티타늄/질화 티타늄(Ti/TiN)과 나이트라이드막을 선택적으로 식각하는 단계와, MIM 구조 커패시터의 측벽에 잔존하는 나이트라이드를 습식 세정 공정을 통하여 제거하는 단계를 포함한다. 따라서 본 발명에 의하면 MIM 커패시터의 패터닝시 발생하는 절연층의 잔존물을 습식 세정 공정을 이용하여 제거함으로써, 쇼트의 발생을 억제하여 MIM 구조 커패시터의 특성을 향상시킬 수 있는 효과가 있다.
MIM, 상부 전극 금속층, 하부 전극 금속층, 절연층, 쇼트
Description
본 발명은 MIM 구조 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 금속/절연체/금속(Metal/Insulator/Metal: MIM) 구조 커패시터에서 패터닝시 MIM 커패시터의 측벽에 부착되는 절연층의 부산물로 인하여 발생하는 쇼트를 방지하기 위한 MIM 구조 커패시터 제조방법에 관한 것이다.
일반적으로, 반도체 소자에 사용하는 커패시터는 그 구조에 따라 크게 PIP(Poly Insulator Poly) 커패시터와 MIM 커패시터로 구분되며, 각 구조의 커패시터는 각각의 고유한 특성이 있어 반도체 소자의 특성에 따라 적절히 선택되어 사용되고 있다.
이중 특히 MIM 구조 커패시터는 고주파를 사용하는 반도체 소자에 사용되고 있는데, 이는 상기 PIP 구조의 커패시터는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부 전극 또는 하부 전극과 절연체 박막 계면에서 산화반응이 일어나 커패시턴스의 용량이 줄어드는 문제점이 있는 반면, MIM 구조 커패시터는 비저항이 작고 내부에 공핍에 의한 기생 커패시턴스가 없어 높은 용량의 구현이 가능하기 때문이다.
즉, 고주파를 사용하는 반도체 소자에서는 RC 지연에 의해 소자 특성이 달라질 수 있기 때문에 가급적 전기적 특성이 좋은 금속(Metal)을 사용하는 MIM 구조의 커패시터가 사용되는 것이다.
도 1a는 종래 MIM(Metal Insulator Metal) 커패시터의 공정 단면도를 도시한 것으로, 도 1a에서와 같이 MIM 구조를 위해 티타늄/질화 티타늄(Ti/TiN)(100, 102), 알루미늄 구리(AlCu)(104), 티타늄/질화 티타늄(Ti/TiN)(106, 108)으로 된 하부 전극 금속층을 형성하고, 하부 전극 금속층 위로 절연층인 나이트라이드(Nitride)막(110)과 상부 전극 금속층인 티타늄/질화 티타늄(Ti/TiN)(112, 114)을 차례로 증착시킨다. 이어서 상부 전극 금속층 위로 포토레지스트(photo-resist)를 도포하고, 포토레지스트층을 패터닝(patterning)하여 패터닝된 포토레지스트층을 식각 마스크로 한 반응성 이온 식각(Reactive Ion Etching ; RIE) 공정을 통해 상부 전극 금속층(112, 114) 및 절연층의 나이트라이드막(110)을 차례로 식각하여 MIM 구조를 형성시키게 된다.
그러나, 위와 같은 종래 MIM 커패시터의 구조에서는 기본적으로 금속(metal) RIE 공정에서 도 1b에서 보여지는 바와 같이 나이트라이드 잔존물(Nitride reside)(116)이 발생하게 되는데, 이는 스톱 물질(stop material)로 사용되는 나이트라이드막(110)의 두께가 얇아서 식각 마진이 작거나 나이트라이드 제거 능력이 탁월한 공정 조건을 적용하지 못하기 때문이다.
또한, 상기 나이트라이드 잔존물은 금속 세정(metal cleaning) 공정에서 막의 성질 변화를 일으켜 후속 공정에서도 제거가 되지 않게 되는데, 나이트라이드 잔존물은 후속 공정인 패터닝 공정에 패턴 불량을 야기하기도 하여 결국 패턴 쇼트를 발생시키는 문제점이 있었으며, 이를 위해 나이트라이드 잔존물을 제거하고자 식각 시간을 증가시키는 경우에는 하부층(sub layer)이 늘어나게 되는 문제점이 있었다.
따라서 본 발명은, MIM 커패시터의 패터닝시 발생하는 절연층의 잔존물을 습식 세정 공정을 이용하여 제거함으로써, 쇼트의 발생을 억제할 수 있는 MIM 구조 커패시터 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은, MIM 구조 커패시터 제조방법으로서, MIM 구조 커패시터를 위해 하부 전극 금속층 상에 절연층인 나이트라이드막과 상부 전극 금속층인 티타늄/질화 티타늄(Ti/TiN)을 차례로 증착시키는 단계와, 상부 전극 금속층 상에 포토레지스트를 도포하고, 포토레지스트층을 패터닝하는 단계와, 패터닝된 포토레지스트층을 식각 마스크로 하여 상부 금속 전극층인 티타늄/질화 티타늄(Ti/TiN)과 나이트라이드막을 선택적으로 식각하는 단계와, MIM 구조 커패시터의 측벽에 잔존하는 나이트라이드를 습식 세정 공정을 통하여 제거하는 단계를 포함하는 MIM 구조 커패시터 제조방법을 제공한다.
여기서 바람직하게 MIM 구조 커패시터의 측벽에 잔존하는 상기 나이트라이드를 습식 세정 공정을 통하여 제거하는 단계에서, 세정장치의 세정조에서 세정용액을 공급하여 잔존하는 나이트라이드를 1차적으로 제거하는 제 1 세정 단계와, 제 1 세정 단계 이후에 남아 있는 나이트라이드와 MIM 구조 커패시터의 측벽의 계면을 떨어뜨리기 위하여 제 2 세정이 실시되는 단계와, 제 2 세정 이후에 마지막으로 남아 있는 나이트라이드를 제거하는 제 3 세정 단계를 포함한다.
더욱 바람직하게 제 1 세정 단계에서는 HCL의 세정용액이 사용되고, 제 2 세정 단계에서는 DHF가 사용되고, 제 3 세정 단계에서는 TMH의 세정용액이 사용된다.
또한, 각 제 1, 2, 3 세정 단계에서, 세정용액의 사용 후 초순수로 처리하는 과정이 포함되며, 더욱이 제 3 세정 단계 이후에는 질소 가스를 통하여 건조 공정이 실시되는 것을 특징으로 한다.
이상 설명한 바와 같이 본 발명의 MIM 구조 커패시터 제조방법에 따르면, MIM 커패시터의 패터닝시 발생하는 절연층의 잔존물을 습식 세정 공정을 이용하여 제거함으로써, 쇼트의 발생을 억제하여 MIM 구조 커패시터의 특성을 향상시킬 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 실시예에 따른 MIM 구조 커패시터 제조방법의 공정 흐름도이고, 도 3은 도 2에서 습식 세정 공정의 흐름도이다.
본 발명의 MIM 구조 커패시터 제조방법에 따르면, MIM 구조 커패시터를 위해 하부 전극 금속층 상에 절연층인 나이트라이드막과 상부 전극 금속층인 티타늄/질화 티타늄(Ti/TiN)을 차례로 증착시키는 단계(200)와, 상부 전극 금속층 상에 포토레지스트를 도포하고, 포토레지스트층을 패터닝하는 단계(210)와, 패터닝된 포토레지스트층을 식각 마스크로 하여 상부 금속 전극층인 티타늄/질화 티타늄(Ti/TiN)과 나이트라이드막을 선택적으로 식각하는 단계(220)와, MIM 구조 커패시터의 측벽에 잔존하는 나이트라이드를 습식 세정 공정을 통하여 제거하는 단계(230)를 포함한다.
여기서 바람직하게 MIM 구조 커패시터의 측벽에 잔존하는 상기 나이트라이드를 습식 세정 공정을 통하여 제거하는 단계(230)에서, 세정장치의 세정조에서 세정용액을 공급하여 잔존하는 나이트라이드를 1차적으로 제거하는 제 1 세정 단계(232)와, 제 1 세정 단계 이후에 남아 있는 나이트라이드와 MIM 구조 커패시터의 측벽의 계면을 떨어뜨리기 위하여 제 2 세정이 실시되는 단계(234)와, 제 2 세정 이후에 마지막으로 남아 있는 나이트라이드를 제거하는 제 3 세정 단계(236)와, 제 3 세정 단계 이후에는 질소 가스를 통하여 건조 공정(238)이 실시되는 것을 특징으로 한다.
도 2와 도 3과 선행기술의 도 1a를 참고하여 각 단계를 상세히 설명하기로 한다.
먼저, 단계(200)에서는 2개의 티타늄(100, 106)과 질화 티타늄(102, 108), 알루미늄 구리(AlCu)(104)로 구성되는 하부 전극 금속층을 스퍼터링(sputtering)을 이용하여 증착 형성하고, 하부 전극 금속층 위로 MIM 구조 커패시터의 절연층으로서 나이트라이막(110)을 증착시키며, 나이트라이드막(110) 상부에 하나의 티타늄/질화 티타늄(Ti/TiN)(112, 114)으로 구성되는 상부 전극 금속층을 형성시킨다.
그리고 단계(210) 및 단계(220)에서는 상부 전극 금속층 위로 포토레지스트를 도포하고, 포토레지스트층을 패터닝하여 패터닝된 포토레지스트층을 식각 마스크(도시하지 않음)로 한 반응성 이온 식각(Reactive Ion Etching ; RIE) 공정을 통해 차례로 상부 금속 전극층인 티타늄/질화 티타늄(Ti/TiN)(112, 114)과 절연층인 나이트라이드막(110)을 선택적으로 식각하여 MIM 구조를 형성시키게 된다.
이때, 하부 전극 금속층은 5000Å의 두께로 형성하고, 절연층의 나이트라이드막(220)은 300Å의 두께로 형성한다. 또한 상부 전극 금속층은 Ti/TiN막(112, 114)이 각각 500Å/1500Å의 두께로 형성되며, 포토레지스트 마스크는 13000Å으로 형성된다.
한편, 상부 전극 금속층 및 절연층의 나이트라이드막(110)에 대한 금속 RIE 공정 시 나이트라이드막의 표면에 거칠게 형성되는 나이트라이드 잔존물에 의해 문제가 발생하였음은 전술한 바와 같다.
따라서, 본 발명에서는 단계(230)에서와 같이 습식 세정 공정을 통하여 나이트라이드 잔존물의 제거가 이루어진다.
이하, 도 3을 참고하여 잔존하는 나이트라이드의 제거 습식 공정을 상세히 설명하면, 금속 물질을 포함하는 패턴이 형성되어 있는 반도체 소자를 세정장치의 세정조(미도시)에 로딩시켜서 잔존하는 나이트라이드를 1차적으로 제거하는 제 1 세정 단계(232)가 실시된다.
제 1 세정 단계(232)에서 1차적으로 대략 30초 정도 HCL의 세정용액으로 세정이 이루어지고, 초순수를 통하여 30초 정도 린스 공정을 하게 된다.
그리고 제 2 세정 단계(234)에서는, 추가적으로 Ti/TiN의 측벽을 보호하고 더욱이 MIM 구조의 커패시터의 계면에 있는 나이트라이드를 어느 정도 제거하기 위해 대략 12초 정도 DHF(Diluted HF)를 사용하며, 이어서 초순수를 통하여 12초 정도 린스 공정을 하게 된다.
그 다음으로 제거되지 않고 마지막까지 남아 있는 나이트라이드 잔존물을 제거하기 위하여 제 3 세정 단계(236)에서 5초 정도 테트라 메틸 암모늄 하이드록사이드(TMH)를 사용하며, 초순수를 통하여 30초 정도 린스 공정을 하여 나이트라이드 잔존물의 완전한 제거가 이루어지게 된다.
그리고 마지막으로 제 3 세정 단계(236) 이후에, 질소가스를 통한 건조 공정을 실시하여 습식 세정 공정을 완료하게 된다.
위와 같이 본 발명에서는 MIM 구조의 커패시터 제조에 있어서, 금속 RIE 공정 시 MIM 구조의 절연층으로 형성되는 나이트라이드의 잔존물을 제거시킴으로써 MIM 구조 커패시터의 특성을 향상시킬 수 있으며, 금속 식각 공정의 안정성을 확보할 수 있어 생산성을 도모할 수 있고, 또한 후속 공정의 공정 마진을 증대시킬 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 MIM 구조 커패시터 제조방법은 하나의 바람직한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a 및 도 1b는 종래 MIM(Metal Insulator Metal) 커패시터의 공정 단면도를 도시한 것이고,
도 2는 본 발명의 실시예에 따른 MIM 구조 커패시터 제조방법의 공정 흐름도이고,
도 3은 도 2에서 습식 세정 공정의 흐름도이다.
Claims (7)
- 삭제
- MIM 구조 커패시터 제조방법으로서,상기 MIM 구조 커패시터를 위해 하부 전극 금속층 상에 절연층인 나이트라이드막과 상부 전극 금속층인 티타늄/질화 티타늄(Ti/TiN)을 차례로 증착시키는 단계와,상기 상부 전극 금속층 상에 포토레지스트를 도포하고, 포토레지스트층을 패터닝하는 단계와,상기 패터닝된 포토레지스트층을 식각 마스크로 하여 상기 상부 금속 전극층인 상기 티타늄/질화 티타늄(Ti/TiN)과 상기 나이트라이드막을 선택적으로 식각하는 단계와,상기 식각에 의해 형성된 MIM 구조 커패시터의 측벽에 잔존하는 나이트라이드 잔존물을 습식 세정 공정을 통하여 제거하는 단계를 포함하며,상기 MIM 구조 커패시터의 측벽에 잔존하는 상기 나이트라이드 잔존물을 습식 세정 공정을 통하여 제거하는 단계에서,세정장치의 세정조에서 세정용액을 공급하여 잔존하는 상기 나이트라이드 잔존물을 1차적으로 제거하는 제 1 세정 단계와,상기 제 1 세정 단계 이후에 상기 나이트라이드 잔존물과 상기 MIM 구조 커패시터의 측벽의 계면을 떨어뜨리기 위하여 제 2 세정이 실시되는 단계와,상기 제 2 세정 이후에 마지막으로 남아 있는 상기 나이트라이드 잔존물을 제거하는 제 3 세정 단계를 포함되는 MIM 구조 커패시터 제조방법.
- 제 2 항에 있어서,상기 제 1 세정 단계에서,세정용액은 HCL이 사용되는 MIM 구조 커패시터 제조방법.
- 제 2 항에 있어서,상기 제 2 세정 단계에서,세정용액은 DHF가 사용되는 MIM 구조 커패시터 제조방법.
- 제 2 항에 있어서,상기 제 3 세정 단계에서,세정용액은 TMH가 사용되는 MIM 구조 커패시터 제조방법.
- 제 2 항에 있어서,상기 각 제 1, 제 2, 제 3 세정 단계에서,세정용액의 사용 후 초순수로 처리하는 과정이 포함되는 MIM 구조 커패시터 제조방법.
- 제 2 항에 있어서,상기 제 3 세정 단계 이후에,질소 가스를 통하여 건조 공정이 실시되는 MIM 구조 커패시터 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070136748A KR100955834B1 (ko) | 2007-12-24 | 2007-12-24 | Mim 구조 커패시터 제조방법 |
| US12/264,745 US20090160022A1 (en) | 2007-12-24 | 2008-11-04 | Method of fabricating mim structure capacitor |
| CNA2008101786834A CN101471243A (zh) | 2007-12-24 | 2008-11-27 | Mim结构的电容器的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070136748A KR100955834B1 (ko) | 2007-12-24 | 2007-12-24 | Mim 구조 커패시터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090068936A KR20090068936A (ko) | 2009-06-29 |
| KR100955834B1 true KR100955834B1 (ko) | 2010-05-06 |
Family
ID=40787610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070136748A KR100955834B1 (ko) | 2007-12-24 | 2007-12-24 | Mim 구조 커패시터 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20090160022A1 (ko) |
| KR (1) | KR100955834B1 (ko) |
| CN (1) | CN101471243A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100079081A (ko) * | 2008-12-30 | 2010-07-08 | 주식회사 동부하이텍 | 엠아이엠 커패시터 및 그의 제조 방법 |
| CN103187244B (zh) * | 2013-04-03 | 2016-05-11 | 无锡华润上华科技有限公司 | 一种改善半导体晶圆电容制程中介质分层的方法 |
| WO2015031473A1 (en) * | 2013-08-28 | 2015-03-05 | Cavendish Kinetics, Inc | Rf mems electrodes with limited grain growth |
| FR3117663B1 (fr) * | 2020-12-14 | 2023-04-21 | St Microelectronics Tours Sas | Procédé de fabrication d'un condensateur |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065306A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| KR20040057083A (ko) * | 2002-12-24 | 2004-07-02 | 동부전자 주식회사 | Ｍｉｍ 구조의 커패시터 제조방법 |
| KR100591162B1 (ko) * | 2004-12-29 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 콘택홀 세정 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6495472B2 (en) * | 2001-02-21 | 2002-12-17 | United Microelectronics Corps. | Method for avoiding erosion of conductor structure during removing etching residues |
| JP2006165023A (ja) * | 2004-12-02 | 2006-06-22 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
-
2007
- 2007-12-24 KR KR1020070136748A patent/KR100955834B1/ko not_active IP Right Cessation
-
2008
- 2008-11-04 US US12/264,745 patent/US20090160022A1/en not_active Abandoned
- 2008-11-27 CN CNA2008101786834A patent/CN101471243A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010065306A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 캐패시터 제조방법 |
| KR20040057083A (ko) * | 2002-12-24 | 2004-07-02 | 동부전자 주식회사 | Ｍｉｍ 구조의 커패시터 제조방법 |
| KR100591162B1 (ko) * | 2004-12-29 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 콘택홀 세정 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090160022A1 (en) | 2009-06-25 |
| KR20090068936A (ko) | 2009-06-29 |
| CN101471243A (zh) | 2009-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8153527B2 (en) | Method for reducing sidewall etch residue | |
| KR20080013174A (ko) | 캐패시터의 스토리지노드 분리 방법 | |
| KR100955834B1 (ko) | Mim 구조 커패시터 제조방법 | |
| JP2002303993A (ja) | 半導体装置およびその製造方法 | |
| KR100551326B1 (ko) | 캐패시터를 갖는 반도체 소자 제조 방법 | |
| KR100924879B1 (ko) | Ｍｉｍ 구조 커패시터 제조방법 | |
| JP2002026135A (ja) | 半導体素子のキャパシタ製造方法 | |
| KR100688686B1 (ko) | Ｍｉｍ 구조 커패시터 제조방법 | |
| KR100641916B1 (ko) | 반도체소자의 저장전극 형성방법 | |
| KR100639000B1 (ko) | 금속-절연체-금속 커패시터의 제조방법 | |
| TWI602309B (zh) | 電容器結構及其製造方法 | |
| KR100329072B1 (ko) | 반도체소자의캐패시터제조방법 | |
| KR100688062B1 (ko) | 반도체 메모리장치의 캐패시터 제조방법 | |
| KR100345664B1 (ko) | 반도체 소자의 캐패시터 하부전극 형성방법 | |
| KR100641984B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
| US20040115946A1 (en) | Use of a sulfuric acid clean to remove titanium fluoride nodules | |
| JP2002043421A (ja) | 半導体装置の製造方法 | |
| JP3821120B2 (ja) | 半導体装置の製造方法 | |
| KR100924861B1 (ko) | Ｍｉｍ 구조 커패시터 제조방법 | |
| KR100588372B1 (ko) | 반도체 소자의 형성 방법 | |
| KR20090011944A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR100849187B1 (ko) | 반도체 소자의 캐패시터 제조 방법 | |
| KR100513363B1 (ko) | 반도체소자의 전하저장전극 제조방법 | |
| KR100546358B1 (ko) | 실리콘산화막에 대한 습식식각 방법 및 이를 포함하는반도체 소자의 제조방법 | |
| KR100527563B1 (ko) | 반도체소자의 캐패시터 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |