KR100591162B1 - 반도체 소자의 콘택홀 세정 방법 - Google Patents

반도체 소자의 콘택홀 세정 방법 Download PDF

Info

Publication number
KR100591162B1
KR100591162B1 KR1020040115643A KR20040115643A KR100591162B1 KR 100591162 B1 KR100591162 B1 KR 100591162B1 KR 1020040115643 A KR1020040115643 A KR 1020040115643A KR 20040115643 A KR20040115643 A KR 20040115643A KR 100591162 B1 KR100591162 B1 KR 100591162B1
Authority
KR
South Korea
Prior art keywords
photoresist
contact hole
semiconductor device
copper
cleaning
Prior art date
Application number
KR1020040115643A
Other languages
English (en)
Inventor
서병윤
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040115643A priority Critical patent/KR100591162B1/ko
Application granted granted Critical
Publication of KR100591162B1 publication Critical patent/KR100591162B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 제조 공정에서, 듀얼 다마신(Dual Damascene: D2) 콘택홀의 세정 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 콘택홀 세정 방법은, a) 구리막 상의 질화실리콘 필름에 증착되어 형성된 금속간 물질층(IMD) 산화막에 상기 구리 필름과 연결될 콘택홀을 형성하도록 D2 패턴을 형성하고, 상기 D2 패턴에 따른 반응성이온 식각(RIE)을 실시하는 단계; b) 상기 식각 부위에 대해 애셔(Asher) 공정을 실시하고, 상기 반응성이온 식각(RIE)을 위한 포토레지스트 및 상기 식각 부위에 형성된 노볼락(Novolac) 포토레지스트를 제거하는 단계; c) 제거되지 않고 부분적으로 잔재하는 노볼락용 포토레지스트와 반응하는 폴리머 및 포토레지스트(PR) 잔류물을 제거하는 제1 습식 세정을 실시하는 단계; 및 d) 반응성이온 식각 방식으로 상기 구리막 상에 형성된 질화실리콘 필름을 제거한 후, 제2 습식 세정을 실시하는 단계를 포함한다. 본 발명에 따르면, 구리 미충진의 원인이 되는 건식 식각 시에 발생한 폴리머 및 포토레지스트 잔류물을 효과적으로 제거함으로써, 구리 공정에서 매립 불량을 방지하고, 이에 따라 반도체 소자의 수율을 증가시킬 수 있다
세정, 콘택홀, 듀얼 다마신, 폴리머 잔류물, 포토레지스트 잔류물

Description

반도체 소자의 콘택홀 세정 방법 {a method for cleaning contact holes of a semiconductor device}
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 콘택홀 세정 방법을 나타내는 공정 흐름도이다.
도 2a 및 도 2b는 종래의 기술에 따른 구리 매립 불량을 예시하는 도면이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 콘택홀 세정 방법을 나타내는 공정 흐름도이다.
본 발명은 반도체 소자의 콘택홀 세정 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 제조 공정에서, 듀얼 다마신(Dual Damascene) 콘택홀(Contact hole)의 세정 방법에 관한 것이다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자의 듀얼 다마신 콘택홀 세정 방법을 나타내는 공정 흐름도이다.
종래의 기술에 따른 반도체 소자의 듀얼 다마신(Dual Damascene: 이하 "D2"로 표시함) 콘택홀 세정 방법은, 먼저, 도 1a를 참조하면, D2 패턴을 형성하고, 반 응성 이온 식각(Reactive Ion Etching: RIE)을 실시한다.
구체적으로, 반도체 기판(111) 상에 소자분리막(112)을 형성하고, 상기 반도체 기판(111)의 액티브 영역 상에 소스/드레인/게이트를 형성한 후, 상기 소스/드레인/게이트 상에 실리사이드(113)를 각각 형성한다. 이후, 상기 실리사이드(113) 상에 콘택을 형성하기 위해서, 질화실리콘(SiN), FSG(114a, 114b) 및 SiH4(115a, 115b)를 차례로 증착하여 금속간 물질층(Inter Metal Dielectric: IMD)을 형성하고, 상기 IMD 상에 트렌치 및 비아홀을 형성하고, 상기 비아홀 상에 금속장벽(116) 및 텅스텐(W: 116)을 충진한다. 이후, 상기 비아홀 상부의 트렌치 상에 금속장벽(118)을 형성하고, 구리막(119)을 충진한다.
이후, 노출된 전면에 질화실리콘(SiN: 120), FSG(114c) 및 SiH4(115c)를 증착하고, 포토레지스트(121)를 패턴으로 하여, 다시 상기 구리막(119)과 연결하기 위한 트렌치 및 콘택홀을 형성하게 된다. 이때, 상기 트렌치는 3500Å 정도 형성된다.
따라서, 도 1a는 D2 패턴을 형성하고, RIE를 실시하여, 상기 콘택홀 상에 페놀계 노볼락(Novolac)용 포토레지스트(122)를 충진한 상태를 나타낸다.
다음으로, 도 1b를 참조하면, 상기 D2 콘택홀에 대해 애셔(Asher) 공정을 실시하고, 상기 노볼락용 포토레지스트(122) 및 D2 RIE 이후에 남은 PR(121)를 제거한다. 이때, 상기 노볼락용 포토레지스트(122)가 부분적으로 상기 콘택홀 상에 잔류하게 된다. 여기서, 도면부호 A는 애셔 공정에 의해 상기 노볼락(Novolac)용 포 토레지스트(122)가 제거된 상태의 콘택홀을 나타낸다.
다음으로, 도 1c를 참조하면, 상기 구리막(119) 상의 질화실리콘(SiN) 필름(120)을 제거하기 위해 D2 RIE 방식으로 식각한 후, 습식(Wet) 세정을 실시한다.
여기서, 상기 RIE를 통해 1000Å 정도 추가로 식각이 이루어지고, 이때, 도면부호 B로 도시되는 바와 같이, 상기 노볼락 PR과 반응한 폴리머(Polymer) 및 PR 잔류물이 콘택홀 측벽에 잔류하게 된다. 이후, 상기 폴리머 제거를 위해 D2 SiN 습식(Wet) 세정 공정을 진행한다.
여기서, 상기 습식 세정은, DHCl(30초)+DHF(12초)+DNH4OH(5초)의 순서로 진행하며, 이때, 상기 SiN 폴리머(B) 일부가 상기 콘택홀 측벽에 남게 된다.
다음으로, 도 1d를 참조하면, 상기 트렌치 및 콘택홀에 대해 금속 화학적 기상 증착(CVD) 방식으로 질화탄탈륨/탄탈륨(TaN/Ta)을 사용하여 장벽 금속(Barrier Metal: 123)을 증착한다. 이때, 전술한 바와 같이, 잔류하는 폴리머(B)의 영향으로 상기 BM(123) 증착시에 불량한 부분이 발생하고, 이에 따라 후속적으로 실시될 구리 씨드층(Seed Cu) 증착이 완전하게 이루어지지 않게 됨에 따라 구리가 완전히 매립되지 않게 되는 문제점이 있다.
한편, 도 2a 및 도 2b는 종래의 기술에 따른 구리 매립 불량을 예시하는 도면으로서, 도 2a에 도면부호 C로 도시된 바와 같이, D2 질화실리콘(SiN) 습식 세정 이후 표면과 홀에 남은 폴리머 및 잔류물을 나타내고, 또한, 도 2b의 도면부호 D로 도시된 바와 같이, 상기 도 2a에 도시된 폴리머 및 잔류물에 기인한 구리 매립 불 량 현상을 보여준다.
다시 말하면, 종래의 기술에 따른 듀얼 다마신 형성시에, 구리(Cu)를 이용한 듀얼 다마신의 공정에서 콘택홀을 뚫을 때, 건식 식각의 잔류물(Residue)인 폴리머(polymer) 또는 포토레지스트(Photo Resist) 잔류물이 콘택홀 내외벽에 남아서 구리(Cu) 매립을 위한 장벽금속(Barrier Metal)인 탄탈륨/질화탄탈륨(Ta/TaN) 증착시에 방해 물질로 작용하고, 또한, 탄탈륨/질화탄탈륨 증착이 불량하게 되어, 결국 구리 씨드층(Cu Seed layer) 증착이 안된 채, ECP(electronic Cu Plating)가 진행됨에 따라 구리(Cu)가 성장하지 못하고 매립 불량 현상이 발생한다는 문제점이 있다. 결국, 이러한 구리(Cu) 매립이 안되는 현상은 구리 공정에서 심각한 불량으로서, 반도체 소자의 수율 저하의 가장 큰 원인이 되고 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 소자의 듀얼 다마신 공정에서 콘택홀 형성시에, 구리 미충진의 원인이 되는 건식 식각 시에 발생한 폴리머(Polymer) 및 포토레지스트 잔류물을 효과적으로 제거해 주는 반도체 소자의 콘택홀 세정 방법을 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 콘택홀 세정 방법은, 반도체 소자의 듀얼 다마신(Dual Damascene: D2) 콘택홀 세정 방법에 있어서,
a) 구리막 상의 질화실리콘 필름에 증착되어 형성된 금속간 물질층(Inter Metal Dielectric: IMD) 산화막에 상기 구리 필름과 연결될 콘택홀을 형성하도록 D2 패턴을 형성하고, 상기 D2 패턴에 따른 반응성이온 식각(RIE)을 실시하는 단계;
b) 상기 식각 부위에 대해 애셔(Asher) 공정을 실시하고, 상기 반응성이온 식각(RIE)을 위한 포토레지스트 및 상기 식각 부위에 형성된 노볼락(Novolac) 포토레지스트를 제거하는 단계;
c) 제거되지 않고 부분적으로 잔재하는 노볼락용 포토레지스트와 반응하는 폴리머(Polymer) 및 포토레지스트(PR) 잔류물(Residue)을 제거하는 제1 습식 세정(Wet Cleaning)을 실시하는 단계; 및
d) 반응성이온 식각 방식으로 상기 구리막 상에 형성된 질화실리콘(SiN) 필름을 제거한 후, 제2 습식 세정을 실시하는 단계
를 포함하는 것을 특징으로 한다.
여기서, 상기 c) 단계는 희석된 불화수소(HF)와 염산(HCl)을 이용하여 상기 콘택홀 내의 폴리머를 제거하는 것을 특징으로 한다.
여기서, 상기 c) 단계는 테트라 메틸암모늄 수산화물(Tetra Methylammonium Hydroxide: TMH) 용액을 사용하여 상기 포토레지스트 잔류물을 제거하는 것을 특징으로 한다.
여기서, 상기 c) 단계의 TMH 처리 시에, 25∼80℃로 온도를 상승시켜 상기 포토레지스트 잔류물을 제거하는 것을 특징으로 한다.
여기서, 상기 c) 단계는 상기 TMH 처리 전에 25∼100℃의 고온의 DIW(Deionized Water) 초순수로 전처리 해주는 것을 특징으로 한다.
여기서, 상기 c) 단계는 상기 고온의 DIW 초순수로 상기 콘택홀 내외벽의 결함(Defect)의 온도를 올린 후, 상온의 TMH를 처리하는 것을 특징으로 한다.
여기서, 상기 c) 단계는 상기 IMD 산화막을 식각하지 않고 상기 포토레지스트 잔류물만 선택적으로 식각하는 것을 특징으로 한다.
여기서, 상기 d) 단계의 제2 습식 세정은 DHCl(30초)+DHF(12초)+DNH4OH(5초)의 순서로 진행되는 것을 특징으로 한다.
본 발명에 따르면, 구리 미충진의 원인이 되는 건식 식각 시에 발생한 폴리머 및 포토레지스트 잔류물을 효과적으로 제거함으로써, 구리 공정에서 매립 불량을 방지하고, 이에 따라 반도체 소자의 수율을 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 콘택홀 세정 방법을 설명한다.
본 발명의 실시예는 반도체 소자의 듀얼 다마신(D2) 형성을 위해, 애셔(Asher) 공정 시에 잔류하는 폴리머 잔류물, 또는 노볼락(Novolac)용 포토레지스트(PR)와 반응하여 발생하는 PR 잔류물을 효율적으로 제거하는 것을 개시한다.
즉, 반도체 소자의 듀얼 다마신(D2) 제조 공정에서, 폴리머(Polymer)와 포토레지스트 잔류물이 D2 애셔(Asher) 공정 이후에 남는 현상을 제거하기 위해서, D2 애셔(Asher) 이후, D2 질화실리콘(SiN) 습식 세정 시에 TMH 처리 또는 TMH 처리 전에 고온 DIW(Deionized Water) 초순수로 전처리함으로써, 콘택홀 내외벽에 존재하는 폴리머와 포토레지스트 잔류물을 깨끗이 세정하게 된다.
한편, 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 콘택홀 세정 방법을 나타내는 공정 흐름도이다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 콘택홀 세정 방법은, 먼저, 도 3a를 참조하면, D2 패턴을 형성하고, 반응성 이온 식각(Reactive Ion Etching: RIE)을 실시한다.
구체적으로, 반도체 기판(311) 상에 소자분리막(312)을 형성하고, 상기 반도체 기판(311)의 액티브 영역 상에 소스/드레인/게이트를 형성한 후, 상기 소스/드레인/게이트 상에 실리사이드(313)를 각각 형성한다. 이후, 상기 실리사이드(313) 상에 콘택을 형성하기 위해서, 질화실리콘(SiN), FSG(314a, 314b) 및 SiH4(315a, 315b)를 차례로 증착하여 금속간 물질층(Inter Metal Dielectric: IMD)을 형성하고, 상기 IMD 상에 트렌치 및 비아홀을 형성하고, 상기 비아홀 상에 금속장벽(316) 및 텅스텐(317)을 충진한다. 이후, 상기 비아홀 상부의 트렌치 상에 금속장벽(318)을 형성하고, 구리막(319)을 충진한다.
이후, 노출된 전면에 질화실리콘(SiN: 320), FSG(314c) 및 SiH4(315c)를 증착하고, 포토레지스트(321)를 패턴으로 하여, 다시 상기 구리막(319)과 연결하기 위한 트렌치 및 콘택홀을 형성하게 된다. 따라서, 도 3a는 D2 패턴을 형성하고, RIE를 실시하여, 상기 콘택홀 상에 페놀계 노볼락(Novolac)용 포토레지스트(322)를 충진한 상태를 나타낸다.
다음으로, 도 3b를 참조하면, 상기 D2 콘택홀에 대해 애셔(Asher) 공정을 실 시하고, 상기 노볼락용 포토레지스트(322) 및 D2 RIE 이후에 남은 PR(322)를 제거한다. 이때, 상기 노볼락용 포토레지스트(321)가 부분적으로 상기 콘택홀 상에 잔류하게 된다.
다음으로, 도 3c를 참조하면, 상기 부분적으로 잔재하는 노볼락용 포토레지스트(321)를 제거하기 위해, 저농도의 희석된 불화수소(HF)와 염산(HCl), 및 TMH를 사용하여 제1 습식 세정을 실시한다. 여기서, TMH는 테트라 메틸암모늄 수산화물(Tetra Methylammonium Hydroxide: TMH) 알칼리 용액을 나타낸다.
구체적으로, 저농도의 희석된 불화수소(HF)와 염산(HCl)을 이용하여 콘택홀 내의 폴리머를 제거하고, 또한 산소(O2) 플라즈마(Plasma) 애싱(Ashing)으로 단단해진 PR 잔류물(Residue)을 상기 TMH를 사용하면서 온도를 25∼80℃로 상승시켜 상기 PR 잔류물(Residue)을 제거한다.
또한, 상기 TMH 처리 전에 25∼100℃의 고온의 DIW(Deionized Water) 초순수를 전처리 해줌으로써, 결함(Defects)의 온도를 올린 후에, 상온의 TMH를 처리하여 선택적으로 폴리머를 제거할 수도 있다. 즉, IMD 산화막(314c)을 식각하지 않고 포토레지스트 잔류물만 선택적으로 식각하게 된다.
다음으로, 도 3d를 참조하면, 상기 구리막(121) 상의 질화실리콘(SiN) 필름(320)을 제거하기 위해 D2 RIE 방식으로 식각한 후, 제2 습식(Wet) 세정을 실시한다.
여기서, 상기 제2 습식 세정은, DHCl(30초)+DHF(12초)+DNH4OH(5초)의 순서로 진행하게 된다.
다음으로, 도 3e를 참조하면, 상기 트렌치 및 콘택홀에 대해 금속 화학적 기상 증착(CVD) 방식으로 질화탄탈륨/탄탈륨(TaN/Ta)을 사용하여 장벽 금속(Barrier Metal: 323)을 증착한다. 이때, 전술한 바와 같이, 잔류하는 폴리머를 모두 제거함으로써 상기 BM(323) 증착시에 불량한 부분이 발생하지 않고, 이에 따라 후속적으로 실시될 구리 씨드층(Seed Cu) 증착이 완전하게 이루어질 수 있다.
본 발명의 실시예는, 반도체 소자 제조 시 듀얼 다마신 공정에서, 콘택홀 형성시에 D2 애셔(Asher) 공정 이후, 희석된 염산(HCl)이 불화수소(HF)를 사용하여 폴리머를 제거하고, 또한 TMH 세정에 의해 잔류하는 포토레지스트 잔류물을 제거함으로써, 장벽 금속 증착시에 불량이 발생하지 않게 된다.
한편, 본 발명의 실시예에 따른 콘택홀 세정 방법은, 향후 0.13㎛ 및 0.09㎛ 이상의 반도체 소자 제조 기술에도 적용할 수 있다.
이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
본 발명에 따르면, 구리 미충진의 원인이 되는 건식 식각 시에 발생한 폴리머(Polymer) 및 포토레지스트 잔류물을 효과적으로 제거함으로써, 구리 공정에서 매립 불량을 방지하고, 이에 따라 반도체 소자의 수율을 증가시킬 수 있다.

Claims (8)

  1. 반도체 소자의 듀얼 다마신(Dual Damascene: D2) 콘택홀 세정 방법에 있어서,
    a) 구리막 상의 질화실리콘 필름에 형성된 금속간 물질층(Inter Metal Dielectric: IMD) 산화막 상에 포토 레지스트 패턴을 형성하는 단계,
    b) 상기 포토 레지스트 패턴에 따라 반응성 이온 식각을 실시하여 상기 금속간 물질층 산화막 상에 상기 구리막과 연결될 콘택홀을 형성하는 단계,
    c) 상기 콘택홀 내에 노볼락 포토 레지스트를 충진하는 단계,
    d) 상기 식각 부위에 대해 애셔(Asher) 공정을 실시하고, 상기 반응성 이온 식각(RIE)을 위한 포토 레지스트 패턴 및 상기 콘택홀 내부에 형성된 노볼락(Novolac) 포토 레지스트를 제거하는 단계,
    e) 제거되지 않고 부분적으로 잔재하는 상기 노볼락 포토 레지스트와 반응하는 폴리머 및 포토 레지스트 잔류물을 제거하는 제1 습식 세정을 실시하는 단계 및
    f) 반응성 이온 식각으로 상기 구리막 상에 형성된 질화실리콘 필름을 제거한 후, 제2 습식 세정을 실시하는 단계
    를 포함하는 반도체 소자의 콘택홀 세정 방법.
  2. 제1항에 있어서,
    상기 e) 단계는 희석된 불화수소(HF)와 염산(HCl)을 이용하여 상기 콘택홀 내의 폴리머를 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
  3. 제1항에 있어서,
    상기 e) 단계는 테트라 메틸암모늄 수산화물(Tetra Methylammonium Hydroxide: TMH) 용액을 사용하여 상기 포토레지스트 잔류물을 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
  4. 제3항에 있어서,
    상기 e) 단계의 TMH 처리 시에, 25∼80℃로 온도를 상승시켜 상기 포토레지스트 잔류물을 제거하는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
  5. 제3항에 있어서,
    상기 e) 단계는 상기 TMH 처리 전에 25∼100℃의 고온의 DIW(Deionized Water) 초순수로 전처리 해주는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
  6. 제5항에 있어서,
    상기 e) 단계는 상기 고온의 DIW 초순수로 상기 콘택홀 내외벽의 결함(Defect)의 온도를 올린 후, 상온의 TMH를 처리하는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
  7. 제1항에 있어서,
    상기 e) 단계는 상기 IMD 산화막을 식각하지 않고 상기 포토레지스트 잔류물만 선택적으로 식각하는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
  8. 제1항에 있어서,
    상기 f) 단계의 제2 습식 세정은 DHCl(30초)+DHF(12초)+DNH4OH(5초)의 순서로 진행되는 것을 특징으로 하는 반도체 소자의 콘택홀 세정 방법.
KR1020040115643A 2004-12-29 2004-12-29 반도체 소자의 콘택홀 세정 방법 KR100591162B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040115643A KR100591162B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 콘택홀 세정 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040115643A KR100591162B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 콘택홀 세정 방법

Publications (1)

Publication Number Publication Date
KR100591162B1 true KR100591162B1 (ko) 2006-06-19

Family

ID=37182930

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040115643A KR100591162B1 (ko) 2004-12-29 2004-12-29 반도체 소자의 콘택홀 세정 방법

Country Status (1)

Country Link
KR (1) KR100591162B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100955834B1 (ko) * 2007-12-24 2010-05-06 주식회사 동부하이텍 Mim 구조 커패시터 제조방법
KR20200125441A (ko) * 2019-04-24 2020-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 상호접속을 위한 방법 및 구조물

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100955834B1 (ko) * 2007-12-24 2010-05-06 주식회사 동부하이텍 Mim 구조 커패시터 제조방법
KR20200125441A (ko) * 2019-04-24 2020-11-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 상호접속을 위한 방법 및 구조물
US11232943B2 (en) 2019-04-24 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for semiconductor interconnect
KR102355229B1 (ko) 2019-04-24 2022-01-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 상호접속을 위한 방법 및 구조물
US11961731B2 (en) 2019-04-24 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for semiconductor interconnect

Similar Documents

Publication Publication Date Title
US7675179B2 (en) Device and method to eliminate shorting induced by via to metal misalignment
JP4563340B2 (ja) 半導体デバイスの製造方法
KR100600689B1 (ko) 반도체 장치의 제조 방법
US7452806B2 (en) Method of forming inductor in semiconductor device
US7122484B2 (en) Process for removing organic materials during formation of a metal interconnect
TW200534389A (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
CN101452879A (zh) 开口蚀刻后的清洗方法
US7569481B2 (en) Method for forming via-hole in semiconductor device
TWI235452B (en) Manufacturing method of semiconductor device
US20100099258A1 (en) Semiconductor device cleaning method and semiconductor device manufacturing method using the same
KR100641506B1 (ko) 반도체 소자 세정 방법
KR100591162B1 (ko) 반도체 소자의 콘택홀 세정 방법
US20060063388A1 (en) Method for using a water vapor treatment to reduce surface charge after metal etching
US7622331B2 (en) Method for forming contacts of semiconductor device
US20180158725A1 (en) Method and system for fabrication semiconductor device
KR100602130B1 (ko) 다마신 공정을 이용한 반도체 소자의 구리 배선 형성 방법
KR101538386B1 (ko) 반도체 소자의 금속배선 형성방법
WO2010004708A1 (ja) 半導体装置の製造方法
KR100966385B1 (ko) 반도체 소자의 제조 방법
KR100727702B1 (ko) 반도체 소자의 구리배선 제조방법
KR100741924B1 (ko) 폴리머를 이용한 듀얼 다마신 공정
KR20070033175A (ko) 반도체 장치의 금속 배선 형성 방법
KR100821814B1 (ko) 구리 상감법에 의한 금속배선 형성방법
JP2006339479A (ja) 多層配線の製造方法および多層配線
KR100800728B1 (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100518

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee