KR102355229B1 - 반도체 상호접속을 위한 방법 및 구조물 - Google Patents

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Abstract

방법은 기판, 기판 위의 도전성 피처, 및 도전성 피처 위의 유전체 층을 갖는 구조물을 수용하는 단계를 포함한다. 방법은 도전성 피처를 노출시키기 위해 유전체 층에서 홀을 형성하는 단계; 홀의 측벽 상에 제 1 금속 함유 층을 형성하는 단계; 및 홀 내에, 제 1 금속 함유 층으로 둘러싸인 제 2 금속 함유 층을 형성하는 단계를 포함한다. 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함한다. 방법은 유전체 층을 리세스하기 위해 제 1 화학 물질을 도포하여 유전체 층 위에 돌출된 제 1 및 제 2 금속 함유 층의 상단 부분을 생성하는 단계; 및 불소 또는 염소를 갖는 제 2 화학 물질을 제 1 금속 함유 층의 상단 부분에 도포하여 제 1 금속 함유 층의 상단 부분을 금속 불화물 또는 금속 염화물로 전환하는 단계를 포함한다.

Description

반도체 상호접속을 위한 방법 및 구조물{METHOD AND STRUCTURE FOR SEMICONDUCTOR INTERCONNECT}
본 출원은 2019년 4월 24일자로 출원된 미국 가출원 제62/837,860호의 이점을 주장하는 실용 출원이며, 그 개시 내용은 그 전체가 참조에 의해 본원에 통합된다.
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적인 성장을 이루었다. IC 재료 및 설계에서의 기술 진보는 각 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대를 생산하였다. IC 진화의 과정에서 기하학적 크기[즉, 제조 공정을 사용하여 생성될 수 있는 최소 컴포넌트(또는 라인)]는 감소되면서 기능적인 밀도(즉, 칩 면적당 상호접속된 디바이스들의 개수)는 일반적으로 증가되었다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 그러한 스케일링 다운은 또한 IC의 처리 및 제조의 복잡성을 증가시켰다.
예를 들어, IC에 상호접속 구조물(콘택, 비아, 와이어 등을 포함함)을 형성할 때, 금속 원소는 그것의 의도된 위치로부터 확산 및/또는 이동될 수 있다. 이는 에칭 공정, 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정 또는 금속 층에 수행되는 다른 공정의 결과로서 발생할 수 있다. 이러한 확산된 금속 원소는, 소스/드레인 콘택과 근처의 게이트 콘택 사이 또는 2개의 인접한 금속 와이어 사이와 같은, 밀접하게 배치된 도전성 피처 사이에서 단락을 일으킬 수 있다. 이러한 금속 확산을 제거할 수 있는 방법이 요구된다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 시행에 따라 다양한 피처들이 축적대로 그려지지 않았으며 단지 예시 목적으로 사용된다는 것이 강조된다. 실제로, 다양한 피처들의 치수는 명확하게 논의하기 위해 임의로 증가 또는 감소될 수 있다.
도 1a, 도 1b 및 도 1c는 본 개시의 양상에 따른, 반도체 디바이스에서 상호접속 구조물 및/또는 피처를 형성하는 방법의 흐름도를 도시한다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 도 2g, 도 2h, 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g는 일실시예에 따른 도 1a 내지 도 1c의 방법에 따른 제조 공정 동안 반도체 구조물의 단면도를 예시한다.
도 2i 및 도 3h는 일실시예에 따른 도 1a 내지 도 1c의 방법에 따른 제조 공정 동안 반도체 구조물의 상면도를 예시한다.
다음의 발명개시는 제공되는 본 개시내용의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다. 또한, "약", "대략” 등으로 수 또는 수들의 범위가 기술될 때, 용어는 달리 명시되지 않는 한, 기술된 수의 +/- 10 % 내에 있는 수를 포함하는 것으로 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 치수 범위를 내포한다.
본 개시는 일반적으로 반도체 디바이스 및 제조 방법에 관한 것이며, 보다 구체적으로는 반도체 디바이스에서 상호접속 구조물을 제조하는 것에 관한 것이다. 상호접속 구조물은 하나 이상의 유전체 층에 내장되거나 그에 의해 둘러싸인 제 1 도전성 피처, 및 제 1 도전성 피처 위에 배치되고 제 1 도전성 피처에 전기적으로 연결된 제 2 도전성 피처를 포함할 수 있다. 제 1 및 제 2 도전성 피처는 소스/드레인 전극, 게이트 전극, 소스/드레인 콘택(또는 콘택 플러그), 소스/드레인 콘택 비아(또는 비아 플러그), 게이트 비아, 다른 비아, 금속 와이어 및 다른 도전성 요소를 포함할 수 있다. 상호접속 구조물은 유전체 층에서 홀을 에칭하여 제 1 도전성 피처를 노출시키고, 홀 내에 하나 이상의 금속 재료를 성막하고, 에칭 또는 CMP 공정에 의해 과도한 금속 재료를 제거함으로써 제조될 수 있다. 에칭 또는 CMP 공정 동안, 금속 잔류물이 확산 또는 이동될 수 있으며, 이는 적절하게 처리하지 않으면 단락 또는 다른 제조 결함을 발생시킬 수 있다. 본 개시의 목적은 이러한 금속 잔류물을 일부 화학 물질(chemical)로 처리하여 안정한 금속 화합물을 생성하는 것이다.
구체적으로, 본 개시의 실시예는 IC 상호접속부에서 도전성 피처의 일부로서 금속 또는 금속 질화물을 성막하고, 불소 또는 염소를 함유하는 화학 물질을 추가로 도포하여 금속 또는 금속 질화물의 잔류물을 금속 불화물 또는 금속 염화물로 전환할 수 있다. 금속 불화물 및 금속 염화물은 안정하다(예를 들어, 둘러싸고 있는 유전체 층에서 산소와 반응하지 않음). 따라서, 확산된 금속 요소로 인한 제조 결함이 방지된다. 본 개시의 일부 실시예는 CMP 공정 후에 2 단계 세정 및 에칭 공정을 사용한다. 제 1 단계는 유전체 층을 리세스하기 위해 비교적 낮은 농도의 제 1 화학 물질을 도포하고, 제 2 단계는 금속과의 반응을 위해 비교적 높은 농도의 제 2 화학 물질을 도포한다. 이 두 단계는 금속 잔류물을 총괄적으로 제거하고 안정한 금속 화합물을 생성한다. 본 개시의 양상은 도 1a 내지 도 1c, 도 2a 내지 도 2i, 및 도 3a 내지 도 3h를 참조하여 추가로 논의된다.
도 1a 내지 도 1c는 실시예에 따른 반도체 디바이스(100)를 형성하기 위한 방법(10)의 흐름도를 예시한다. 방법(10)은 단지 예시며, 청구범위에 명시적으로 언급된 것 이상으로 본 개시를 제한하려는 것이 아니다. 방법(10) 이전, 동안 및 이후에 추가의 동작이 제공될 수 있으며, 설명된 일부 동작은 방법의 추가 실시예를 위해 교체, 제거 또는 이동될 수 있다. 방법(10)은 방법(10)에 따른 제조 단계 동안 반도체 디바이스(100)의 다양한 단면도 및 상면도를 예시하는 도 2a 내지 도 3h와 함께 이하 설명된다. 또한, 반도체 디바이스(100)는 집적 회로(IC), 또는 그 일부분 - 정적 랜덤 액세스 메모리(static random access memory; SRAM), 다른 메모리 셀, 및/또는 다른 논리 회로를 포함함 - , 저항기, 커패시터 및 인덕터와 같은 수동 컴포넌트, 및 p형 전계 효과 트랜지스터(p-type field effect transistor; PFET), n형 FET(n-type FET; NFET), 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET), 상보 금속 산화물 반도체(complementary metal-oxide semiconductor; CMOS) 트랜지스터, FinFET, 게이트 게이트-올-어라운드(gate-all-around; GAA) 나노와이어 트랜지스터, GAA 나노시트 트랜지스터, 기타 멀티-게이트 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터 및 이들의 조합의 처리 동안 제조된 중간 디바이스일 수 있다.
도 1a를 참조하면, 동작(12)에서, 방법(10)이 기판 및 기판 위의 다양한 피처 및 층을 포함하는 디바이스 구조물(100)을 제공하거나 그들과 함께 제공된다. 디바이스 구조물(100)의 예가 도 2a에 도시된다. 도 2a를 참조하면, 구조물(100)은 기판(110) 및 기판(110) 내에 또는 상에 구축된 다양한 컴포넌트 - 트랜지스터 채널(114), 트랜지스터 채널(114) 위의 게이트 구조물(120), 게이트 구조물(120)의 측벽 상의 게이트 스페이서(150), 트랜지스터 채널(114)의 양 측 상에 그리고 게이트 스페이서(150)에 인접하여 있는 소스/드레인 피처(160), 및 유전체 층(170 및 240)을 포함함 - 를 포함한다. 유전체 층(170)은 소스/드레인 피처(160) 위에 그리고 게이트 스페이서(150) 사이에 배치된다. 유전체 층(240)은 유전체 층(170), 게이트 구조물(120), 및 게이트 스페이서(150) 위에 배치된다. 디바이스 구조물(100)은 도 2a에 도시되지 않은 다른 컴포넌트(예를 들어, 소스/드레인 피처(160) 위의 콘택 에칭 정지 층)를 포함할 수 있다. 구조물(100)의 다양한 컴포넌트가 이하 더 설명된다.
기판(110)은 본 실시예에서 실리콘 웨이퍼와 같은 실리콘 기판이다. 대안적으로, 기판(110)은 게르마늄과 같은 다른 반도체; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 인화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
트랜지스터 채널(114) 및 소스/드레인 피처(160)는 구조물(100)의 활성 영역(라벨링되지 않음) 내에 또는 그 위에 형성될 수 있다. 활성 영역은 평면 형상(평면 MOSFET의 경우), 핀(FinFET의 경우) 또는 수직으로 적층된 다중 반도체 층(GAA FET의 경우)과 같은 3차원 형상, 또는 기타 적절한 형상을 가질 수 있다. 트랜지스터 채널(114)은 실리콘, 게르마늄, 실리콘 게르마늄 또는 다른 적합한 반도체 재료를 포함할 수 있고; 도핑되거나 도핑되지 않을 수 있다. 소스/드레인 피처(160)는 LLD(lightly doped source/drain) 피처, HDD(high-doped source/drain) 피처 또는 다른 도핑된 구조물을 포함할 수 있다. 소스/드레인 피처(160)는 NFET 디바이스를 위한 n형 도핑된 실리콘, PFET 디바이스를 위한 p형 도핑된 실리콘 게르마늄, 또는 다른 도핑된 반도체 재료를 포함할 수 있다. 또한, 소스/드레인 피처(160)는 에피택셜 성장된 반도체 물질을 포함하거나, 그렇지 않으면 성능 향상을 위해 융기되거나 응력을 받을 수 있다. 특히, 소스/드레인 피처(160)는 도전성이다.
게이트 구조물(120)은 폴리실리콘 게이트, 고 k 금속 게이트 또는 다른 적절한 게이트 구조물을 포함할 수 있으며, 일반적으로 게이트 유전체 층 위의 게이트 도체를 포함한다. 도 2a에 도시된 예는 고 k 금속 게이트 구조물을 포함한다. 도시된 바와 같이, 게이트 구조물(120)은 고 k 유전체 층(122), 일 함수 금속 층(124), 금속 충전 층(126) 및 캡핑 층(또는 하드 마스크 층)(128)을 포함한다. 게이트 구조물(120)은 일부 실시에에서 도 2a에 도시되지 않은 다른 층(예를 들어, 계면 층 및/또는 배리어 층)을 포함할 수 있다. 고 k 유전체 층(122)은 하프늄 실리콘 산화물(HfSiO), 하프늄 산화물(HfO2), 알루미나(Al2O3), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 또는 이들의 조합과 같은 하나 이상의 고 k 유전체 재료(또는 하나 이상의 고 k 유전체 재료 층)를 포함할 수 있다. 고 k 유전체층(122)은 원자 층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD) 또는 다른 성막 기술을 사용하여 형성될 수 있다. 일 함수 금속 층(124)은 디바이스의 유형(PFET 또는 NFET)에 따라 p형 또는 n형 일 함수 층을 포함할 수 있다. p형 일 함수 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 플래티넘(Pt), 다른 적합한 금속 또는 이들의 조합을 포함할 수 있다. n형 일 함수 층은 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈 탄화물 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 다른 적합한 금속, 또는 이들의 조합을 포함할 수 있다. 일 함수 금속 층(124)은 ALD, CVD, PVD 또는 다른 기술에 의해 형성될 수 있다. 금속 충전 층(126)은 알루미늄(Al), 텅스텐(W), 코발트(Co) 및/또는 다른 적합한 재료를 포함할 수 있고; ALD, CVD, PVD, 도금 또는 다른 기술에 의해 형성될 수 있다. 캡핑 층(128)은 실리콘 질화물 또는 다른 적절한 유전체 재료(들); CVD, PVD, ALD 또는 다른 기술에 의해 형성될 수 있다.
게이트 스페이서(150)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 다른 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함할 수 있고, 하나 이상의 재료 층을 포함할 수 있다. 게이트 스페이서(150)는 CVD, PVD, ALD 또는 다른 기술에 의해 형성될 수 있다.
유전체 층(170)은 실리콘 산화물, 실리콘 산질화물, 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리, 또는 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리(FSG), 포스포실리케이트 유리(PSG)와 같은 도핑된 실리콘 산화물, 다른 저 k 유전체 재료 및/또는 다른 적합한 유전체 재료를 포함할 수 있다. 유전체 층(170)은 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 유동성 CVD(flowable CVD; FCVD), 또는 다른 적합한 방법에 의해 형성될 수 있다. 유전체 층(170)은 ILD-0 층으로 지칭될 수 있으며, 여기서 ILD는 층간 유전체 층을 나타낸다.
유전체 층(240)은 ILD-0 층(170) 위에 성막됨으로서 ILD-1 층으로 지칭될 수 있다. 유전체 층(170 및 240)은 동일하거나 유사한 재료를 포함할 수 있다. 예를 들어, 유전체 층(240)은 실리콘 산화물, 실리콘 산질화물, TEOS 산화물, 도핑되지 않은 실리케이트 유리, 또는 BPSG, FSG, PSG와 같은 도핑된 실리콘 산화물, 기타 저 k 유전체 재료 및/또는 다른 적합한 유전체 재료를 포함할 수 있다. 유전체 층(240)은 PECVD, FCVD 또는 다른 적합한 방법에 의해 형성될 수 있다. 디바이스 구조물(100)은 유전체 층(240)과 그 아래의 구조물 사이에 콘택 에칭 정지 층(contact etch stop layer; CESL)을 포함할 수 있다. CESL은 실리콘 질화물, 실리콘 산질화물, 산소(O) 또는 탄소(C) 원소를 갖는 실리콘 질화물 및/또는 다른 재료를 포함할 수 있고; CVD, PVD, ALD 또는 다른 적합한 방법에 의해 형성될 수 있다.
동작(14)에서, 방법(10)(도 1a)은 소스/드레인 피처(160)를 노출시키기 위해 유전체 층(240 및 170)에서 홀(242)을 에칭한다. 일부 실시예에서, 홀(242)은 상면도에 대해 타원 형상, 원 형상, 직사각 형상 및/또는 둥근 직사각 형상을 가진다. 결과적인 구조물(100)이 도 2b에 도시되어 있다. 일 실시예에서, 동작(14)은 포토리소그래피 공정 및 하나 이상의 에칭 공정을 포함한다. 예를 들어, 포토리소그래피 공정은 구조물(100) 위에 하나 이상의 하드 마스크 층을 성막하는 단계, 하드 마스크 층 위에 포토레지스트 층을 코팅하는 단계, 포토레지스트 층을 패터닝하여 레지스트 에칭 마스크를 형성하는 단계, 레지스트 에칭 마스크를 통해 하드 마스크 층 및 유전체 층(240 및 170)을 에칭하는 단계, 및 후속하여 레지스트 에칭 마스크 및 하드 마스크 층을 제거하는 단계를 포함할 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE) 및/또는 유전체 층(240 및 170)에서 재료를 에칭하도록 설계된 다른 적합한 공정을 포함할 수 있다. 예를 들어, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 예를 들어, 습식 에칭 공정은 희석 불화수소 산(diluted hydrofluoric acid; HF); 수산화 칼륨(KOH) 용액; 암모니아; 불화수소 산(HF), 질산(HNO3) 및/또는 아세트 산(CH3COOH)을 함유하는 용액; 또는 다른 적합한 습식 에칭제에서의 에칭을 포함할 수 있다. 소스/드레인 피처(160)의 상단 부분은 또한 동작(14)에 의해 에칭될 수 있다. 홀(242)은 때때로 소스/드레인 콘택 홀로 지칭된다.
동작(16)에서, 방법(10)(도 1a)은 홀(242) 내에 금속 함유 층(300)을 형성한다. 결과적인 구조물(100)이 도 2c에 도시되어 있다. 도 2c를 참조하면, 금속 함유 층(300)은 홀(242)의 적어도 측벽 상에 형성된다. 본 실시예에서, 금속 함유 층(300)은 또한 홀(242)의 하단 표면뿐만 아니라 유전체 층(240)의 상단 표면 상에도 형성된다. 금속 함유 층(300)은 CVD, PVD, ALD 또는 다른 적합한 기술을 사용하여 형성될 수 있고, 일부 실시예에서 실질적으로 균일한 두께(즉, 컨포멀)를 갖거나 대안의 실시예에서 불균일한 두께를 갖도록 형성될 수 있다. 금속 함유 층(300)은 금속 층, 금속 질화물 층 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 금속 함유 층(300)은 전이 금속, 전이 금속 질화물 또는 이들의 조합을 포함한다. 예를 들어, 금속 함유 층(300)은 티타늄(Ti), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 금속 함유 층(300)은 코발트(Co), 니켈(Ni), 니오브(Nb), 루테늄(Ru), 로듐(Rh), 텅스텐(W) 및 레늄(Re) 또는 이들 금속 중 하나의 질화물 중 하나를 포함할 수 있다.
동작(18)에서, 방법(10)(도 1a)은 소스/드레인 피처(160) 위에 실리사이드(302)를 형성하기 위해 구조물(100)을 어닐링한다. 결과적인 구조물(100)은 도 2d에 도시되어 있다. 예를 들어, 동작(18)은 소스/드레인 피처(160)에서 금속 함유 층(300)과 반도체 재료 사이에 반응을 일으킴으로써, 실리사이드(302)를 형성하기 위해 적절한 지속 시간 동안 적절한 온도에서 수행될 수 있다. 예를 들어, 금속 함유 층(300)은 티타늄을 포함하고, 동작(18)은 TiSi 및/또는 TiSi2를 형성하기 위해 약 700 ℃ 내지 800 ℃에서 1 초 내지 240 초 동안의 급속 열 어닐링(rapid thermal annealing; RTA)을 포함할 수 있다. 홀(242)의 하단 표면에서 금속 함유 층(300)의 부분은 다양한 실시예에서 실리사이드(302)로 완전히 또는 부분적으로 전환될 수 있다. 동작(18)은 RTA, 밀리-초 어닐링(milli-second annealing; MSA), 또는 다른 어닐링 기술을 사용할 수 있다.
동작(20)에서, 방법(10)(도 1a)은 홀(242)의 남아있는 공간을 충전하기 위해 또다른 금속 함유 층(304)을 성막한다. 도 2e를 참조하면, 금속 함유 층(304)은 실리사이드(302) 및 금속 함유 층(300) 위에 성막된다. 본 실시예에서, 금속 함유 층(304)은 또한 유전체 층(240) 상의 금속 함유 층(300)의 부분 위에 성막된다. 금속 함유 층(304)은 W, Co, Ru, 다른 금속, TiN, 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN)과 같은 금속 질화물 또는 이들의 조합을 포함할 수 있다. 금속 함유 층(304)은 CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다.
동작(22)에서, 방법(10)(도 1a)은 금속 함유 층(304)을 부분적으로 제거(또는 얇게)하고 유전체 층(240)을 노출시키기 위해 CMP 공정을 수행한다. 유전체 층(240)도 마찬가지로 CMP 공정에 의해 부분적으로 제거될 수 있다. 결과적인 구조물(100)은 도 2f에 도시되어 있다. 이 제조 단계에서, 구조물(100)의 상단 표면은 실질적으로 평면이다. 그러나, 일부 금속 잔류물(또는 입자)이 유전체 층(240)의 상단 표면 상에 나타날 수 있다. 또한, 금속 함유 층(300)으로부터의 일부 금속 잔류물이 금속 함유 층(304)의 상단 표면에 나타날 수 있다. 이들 금속 잔류물은 산소와 매우 반응하는 전이 금속을 함유할 수 있으며, 제거되지 않으면 유전체 층(240) 또는 층(240 및 306)의 상부에 성막된 다른 유전체 층의 산소 원소와 반응하여 제조 결함을 야기할 수 있다.
동작(24)에서, 방법(10)(도 1b)은 유전체 층(240)을 리세스하기 위해 제 1 화학 물질(305)을 도포한다. 결과적으로, 금속 함유 층(300)의 상단 부분 및 금속함유 층(304)의 상단 부분은 도 2g에 도시된 바와 같이, 유전체 층(240) 위로 연장된다. 일 실시예에서, 화학 물질(305)은 저농도의 희석 불화수소(HF) 산을 포함한다. 예를 들어, 희석 HF 산은 탈이온수(DI water)에서 약 0.1 % 이하의 수소 불화물(HF)의 농도를 가질 수 있다. 이러한 농도의 희석 HF 산은 유전체 층(240)(일 예에서, 주로 실리콘 이산화물)을 리세스할 수 있지만 금속 함유 층(300 및 304)과 잘 반응하지 않는다. 또다른 실시예에서, 화학 물질(305)은 저 농도의 희석 염화수소(HCl) 산(또는 염소)을 포함한다. 예를 들어, 희석 HCl 산은 탈이온수에서 약 0.1 % 이하의 수소 염화물(HCl)의 농도를 가질 수 있다. 동작(24)은 또한 일부 실시예에서 유전체 층(240)의 상부에서 금속 잔류물의 일부를 제거할 수 있다. 유전체 층(240)은 약 2 nm와 같은 수 나노미터만큼 리세스될 수 있다. 리세스의 깊이는 제 1 화학 물질(305)의 농도, 동작(24)의 지속 시간, 및 기타 요인에 의해 결정된다. 예를 들어, 동작(24)은는 약 6 내지 18 초 동안 0.1 % 농도의 희석 HF 산을 도포하여 약 1 내지 5 nm만큼 유전체 층(240)을 리세스할 수 있다. 일부 실시예에서, 리세스의 깊이는 유전체 층(240)의 너무 많은 손실을 피하기 위해 5 nm 미만으로 제어된다.
동작(26)에서, 방법(10)(도 1b)은 제 2 화학 물질(307)을 금속 함유 층(300)의 노출된 상단 부분에 도포하고, 이를 금속 화합물(308)로 전환한다. 결과적인 구조물(100)는 도 2h 및 2i에 도시되어 있다. 제 2 화학 물질(307)은 유전체층(240)을 크게 리세스하지 않으면서 금속 함유 층(300)의 노출된 상단 부분을 안정한 금속 화합물(308)로 효과적으로 전환하도록 설계된다. 본 실시예에서, 제 2 화학 물질(307)은 불소 또는 염소 성분을 포함하고, 금속 화합물(308)은 각각 금속 불화물 또는 금속 염화물을 포함한다. 유전체 층(240)의 상단 표면에 금속 잔류물이 존재하는 실시예에서, 제 2 화학 물질(307)은 또한 이들 금속 잔류물을 금속 불화물 또는 금속 염화물과 같은 안정한 금속 화합물로 전환한다. 화학 물질(307)은 또한 금속 함유 층(304)과 반응하여 금속 함유 층(304)의 상단 표면 상에 일부 금속 화합물을 생성할 수 있다. 이들 금속 화합물은 후속 공정에서 제거될 것이다(예를 들어, 도 3b에 도시된 바와 같은 금속 함유 층(304) 위에 비아 홀을 에칭할 때).
일 실시예에서, 제 2 화학 물질(307)은 제 1 화학 물질(305)과 동일한 구성 성분을 갖지만 더 높은 화학 물질 농도를 가진다. 화학 물질(305)의 더 낮은 농도는 화학 물질(305)이 유전체 층(240)(예를 들어, 주로 실리콘 이산화물을 가짐)을 리세스할 수 있지만 금속 함유 층(300)(예를 들어, 전이 금속 또는 전이 금속 질화물을 가짐)과 잘 반응하지 않도록 설계된다. 화학 물질(307)에서 더 높은 농도는 금속 함유 층(300)과 잘 반응하도록 설계된다.
예를 들어, 화학 물질(305 및 307)은 모두 희석 HF 산일 수 있지만, 화학 물질(307)은 화학 물질(305)보다 탈이온수에서 HF의 농도가 더 높다. 예를 들어, 화학 물질(307)에 대한 탈이온수에서 HF의 농도는 화학 물질(305)보다 적어도 10 배 높을 수 있다. 적어도 하나의 예에서, 화학 물질(307)에 대한 탈이온수에서 HF의 농도는 약 1 % 이상인 반면, 화학 물질(305)에 대한 탈이온수에서 HF의 농도는 약 0.1 % 미만이다. 1 % 이상의 농도를 갖는 희석 HF 산은 금속 함유 층(300)과 잘 반응한다. 그러나, 그것은 또한 유전체 층(240)을 에칭한다. 유전체 층(240)의 너무 많은 손실을 피하기 위해, 화학 물질(307)에 대한 탈이온수에서 HF의 농도는 일부 실시예에서 약 1 % 내지 2 %가 되도록 설계된다. 이들 예에서, 금속 화합물(308)은 금속 불화물을 포함한다. 예를 들어, 금속 함유 층(300)이 티타늄을 포함하는 경우, 금속 화합물(308)은 티타늄 불화물(예를 들어, TiF3)를 포함한다.
또다른 예에서, 화학 물질(305 및 307)은 모두 희석 HCl 산일 수 있지만, 화학 물질(307)은 화학 물질(305)보다 탈이온수에서 HCl의 농도가 더 높다. 예를 들어, 화학 물질(307)에 대한 탈이온수에서 HCl의 농도는 화학 물질(305)보다 적어도 10 배 높을 수 있다. 적어도 하나의 예에서, 화학 물질(307)에 대한 탈이온수에서 HCl의 농도는 약 1 % 이상(예를 들어, 약 1 % 내지 2 %)인 반면, 화학 물질(305)에 대한 탈이온수에서 HCl의 농도는 약 0.1 % 이하이다. 이들 예에서, 금속 화합물(308)은 금속 염화물을 포함한다. 예를 들어, 금속 함유 층(300)이 티타늄을 포함하는 경우, 금속 화합물(308)은 티타늄 염화물(예를 들어, TiCl3)을 포함한다.
또다른 실시예에서, 두 화학 물질(305 및 307)은 상이한 구성 성분을 가지며, 여기서 화학 물질(305)은 금속 함유 층(300) 상에서보다는 유전체 층(240) 상에서 더 높은 에칭 선택도(더 높은 에칭 레이트)를 갖도록 설계되는 반면, 화학 물질(307)은 유전체 층(240) 상에서보다는 금속 함유 층(300) 상에서 더 높은 에칭 선택도를 갖도록 설계된다. 예를 들어, 화학 물질(305)은 0.1 % 이하와 같은 낮은 농도의 희석 HF 산일 수 있고, 화학 물질(307)은 1 % 이상(예를 들어, 약 1 % 내지 2 %)의 더 높은 농도의 희석 HCl 산일 수 있다. 이 예에서, 화학 물질(305)은 금속 함유 층(300)과 잘 반응하지 않지만 여전히 유전체 층(240)을 효과적으로 에칭한다. 동시에, 화학 물질(307)은 금속 함유 층(300)과 잘 반응하지만 또한 유전체 층을 약간 에칭한다. 이 예에서, 금속 화합물(308)은 금속 염화물을 포함한다. 예를 들어, 금속 함유 층(300)이 티타늄을 포함하는 경우, 금속 화합물(308)은 티타늄 염화물(예를 들어, TiCl3)을 포함한다.
도 2i는 이 제조 단계에서의 디바이스(100)의 부분 상면도를 예시한다. 도시된 바와 같이, 금속 화합물(308)은 금속 함유 층(304)을 둘러싼다. 이 예에서 금속 화합물(308) 및 금속 함유 층(304)은 모두 대체로 라운딩된 형상을 가진다. 그러나, 이들은 다양한 실시예에서 대체로 직사각 형상 또는 불규칙 형상과 같은 다른 형상을 가질 수 있다. 금속 화합물(308)은 화학적으로 매우 안정하며 산소와 반응하지 않는다. 유전체 층(240)의 상단 표면에는 전이 금속 또는 전이 금속 질화물과 같은 임의의 반응성 금속 원소가 실질적으로 없다. 따라서, 동작(22)의 CMP 공정 이후 동작(24 및 26)를 수행함으로써, 방법(10)은 유전체 층(240)의 상단 표면으로부터 임의의 반응성 금속 성분을 효과적으로 제거함으로써, 상술된 금속 확산 결함을 방지한다. 또한, 금속 함유 층(300 및 304) 및 금속 화합물(308)을 포함하는 구조물은 소스/드레인 콘택(또는 콘택 플러그)(310)이 된다. 도 2h에 도시된 바와 같이, 소스/드레인 콘택(310)의 하부 부분는 금속 함유 층(300)에 의해 둘러싸인 금속 함유 층(304)의 하부 부분을 포함하고, 소스/드레인 콘택(310)의 상부 부분은 금속 화합물(308)에 의해 둘러싸인 금속 화합물(304)의 상부 부분을 포함한다. 소스/드레인 콘택(310)의 상부 부분은 유전체 층(240)의 상단 표면 위로 연장된다. 소스/드레인 콘택(310)은 소스/드레인 피처(160) 상에 배치된 실리사이드(302) 상에 직접 배치된다.
방법(10)은 디바이스(100) 상에 상호접속 구조물을 계속 구축할 수 있다. 예를 들어, 방법(10)은 도 1b 및 도 1c에 도시된 동작(28 내지 40)을 수행함으로써 소스/드레인 콘택(310) 위에 배치된 비아 구조물을 생성할 수 있다. 동작(28 내지 40)의 많은 양상은 상술된 동작(12 내지 26)과 유사하다. 따라서, 동작(28 내지 40)은 도 3a 내지 도 3h와 관련하여 이하 간략하게 논의된다.
동작(28)에서, 방법(10)(도 1b)은 유전체 층(240) 및 소스/드레인 콘택(310) 위에 또다른 유전체 층(400)을 형성한다. 결과적인 구조물(100)이 도 3a에 도시되어 있다. 유전체 층(400)은 유전체 층(240)과 동일하거나 유사한 재료를 포함할 수 있다. 일 실시예에서, 유전체 층(400)은 실리콘 산화물, 실리콘 산질화물, TEOS 산화물, 도핑되지 않은 실리케이트 유리, 또는 BPSG, FSG, PSG와 같은 도핑된 실리콘 산화물, 다른 저 k 유전체 재료 및/또는 다른 적합한 유전체 재료를 포함할 수 있다. 유전체 층(400)은 PECVD, FCVD 또는 다른 적합한 방법에 의해 형성될 수 있다. 디바이스 구조물(100)은 소스/드레인 콘택(310) 및 유전체 층(240)과 유전체 층(400) 사이에 콘택 에칭 정지 층(CESL)을 포함할 수 있다. 일부 실시예에서, 유전체 층(400)은 ILD-2 층으로 지칭될 수 있다.
동작(30)에서, 방법(10)(도 1b)은 소스/드레인 콘택(310) 및/또는 게이트 구조물(120)과 같은 그들 아래의 도전성 피처 중 일부를 노출시키기 위해 유전체 층(400)에서 비아 홀(402)을 에칭한다. 결과적인 구조물(100)이 도 3b에 도시되어 있다. 도 3b를 참조하면, 비아 홀(402)은 소스/드레인 콘택 비아를 형성하기 위한 소스/드레인 콘택(310)을 노출시킨다. 도시되지는 않았지만, 게이트 비아를 형성하기 위해 일부 비아 홀(402)이 게이트 구조물(120) 바로 위에 에칭될 수 있다. 동작(30)은 상술된 동작(14)과 유사하다. 예를 들어, 동작(30)은 에칭 마스크를 형성하기 위한 포토리소그래피 공정 및 에칭 마스크를 통해 유전체 층(400)을 에칭하기위한 에칭 공정을 포함할 수 있다.
동작(32)에서, 방법(10)(도 1b)은 비아 홀(402) 내에 금속 함유 층(404)을 형성한다. 결과적인 구조물(100)이 도 3c에 도시되어 있다. 도 3c를 참조하면, 금속 함유 층(404)이 비아 홀(402)의 하단 표면 및 측벽뿐만 아니라 유전체 층(400)의 상단 표면 상에 형성된다. 금속 함유 층(404)은 CVD, PVD, ALD, 또는 다른 적합한 기술을 사용하여 형성될 수 있고, 일부 실시예에서 실질적으로 균일한 두께를 갖거나(즉, 컨포멀), 대안적인 실시예에서 불균일한 두께를 갖도록 형성될 수 있다. 금속 함유 층(404)은 금속 층, 금속 질화물 층 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 금속 함유 층(404)은 전이 금속, 전이 금속 질화물 또는 이들의 조합을 포함한다. 예를 들어, 금속 함유 층(404)은 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 이들의 조합을 포함할 수 있다. 동작(32)의 양상은 동작(16)의 양상과 유사하다.
동작(34)에서, 방법(10)(도 1c)은 비아 홀(402)의 남아있는 공간을 충전하도록 금속 함유 층(406)을 형성한다. 도 3d를 참조하면, 금속 함유 층(406)은 금속 함유 층(404) 위에 성막된다. 금속 함유 층(406)은 구리 또는 W, Co 또는 Ru와 같은 다른 금속을 포함할 수 있고; CVD, PVD, 도금 및/또는 다른 적합한 공정에 의해 형성될 수 있다. 동작(34)의 양상은 동작(20)의 양상과 유사하다.
단계(36)에서, 방법(10)(도 1c)은 금속 함유 층(406)을 부분적으로 제거(또는 얇게)하고 유전체 층(400)을 노출시키기 위해 CMP 공정을 수행한다. 유전체 층(400)도 마찬가지로 CMP 공정에 의해 부분적으로 제거될 수 있다. 결과적인 구조물(100)이 도 3e에 도시되어 있다. 동작(36)의 양상은 동작(22)의 양상과 유사하다. 이 제조 단계에서, 구조물(100)의 상단 표면은 실질적으로 평면이다. 그러나, 일부 금속 잔류물(또는 입자)이 유전체 층(400) 상부에 나타날 수 있다. 이들 금속 잔류물은 산소와 매우 반응하는 전이 금속을 함유 할 수 있기 때문에, 제거되지 않으면 유전체 층(400) 또는 층(400 및 406)의 상부에 성막된 층 내의 산소 원소와 반응하여 제조 결함을 야기할 것이다.
동작(38)에서, 방법(10)(도 1C)은 유전체 층(400)을 리세스하기 위해 제 3 화학 물질(405)을 도포한다. 결과적으로, 금속 함유 층(404)의 상단 부분 및 금속 함유 층(406)의 상단 부분은 도 3f에 도시된 바와 같이, 유전체 층(400) 위로 연장된다. 동작(38)의 양상은 동작(24)의 양상과 유사하다. 화학 물질(405)은 상술된 화학 물질(305)과 동일하거나 유사하게 설계될 수 있다. 예를 들어, 화학 물질(405)은 저농도(예를 들어, 약 0.1 % 이하)의 희석 HF 산 또는 희석 HCl 산을 포함할 수 있다.
동작(40)에서, 방법(10)(도 1c)은 제 4 화학 물질(407)을 금속 함유 층(404)의 노출된 상단 부분에 도포하고 이를 금속 화합물(408)로 전환한다. 결과적인 구조물(100)이 도 3g 및 3h에 도시되어 있다. 동작(40)의 양상은 동작(26)의 양상과 유사하다. 화학 물질(407)은 상술된 화학 물질(307)과 동일하거나 유사하게 설계될 수 있다. 예를 들어, 화학 물질(407)은 희석 HF 산 또는 희석 HCl 산을 비교적 높은 농도(예를 들어, 약 1 % 이상 또는 약 1 % 내지 2 %)로 포함할 수 있다. 금속 화합물(408)은 금속 불화물 또는 금속 염화물을 포함할 수 있다. 예를 들어, 금속 함유 층(404)이 탄탈륨을 포함하는 경우, 금속 화합물(408)은 탄탈륨 불화물(예를 들어, TaCl3) 또는 탄탈륨 염화물(예를 들어, TaCl3)을 포함할 수 있다.
일 실시예에서, 화학 물질(405)은 0.1 % 이하와 같은 낮은 농도의 희석 HF 산일 수 있고, 화학 물질(407)은 1 % 이상(예를 들어, 약 1 % 내지 2 %)과 같은 더 높은 농도의 희석 HCl 산일 수 있다. 이 예에서, 화학 물질(405)은 금속 함유 층(404)과 잘 반응하지 않지만 여전히 유전체 층(400)을 효과적으로 에칭한다. 동시에, 화학 물질(407)은 금속 함유 층(404)과 잘 반응하지만 또한 유전체 층(400)을 약간 에칭한다. 이 예에서, 금속 화합물(408)은 탄탈륨 염화물(예를 들어, TaCl3)과 같은 금속 염화물을 포함한다.
도 3h는 이 제조 단계에서의 디바이스(100)의 부분 상면도를 예시한다. 도시된 바와 같이, 금속 화합물(408)은 금속 함유 층(406)을 둘러싼다. 이 예에서 금속 화합물(408) 및 금속 함유 층(406)은 모두 대체로 라운딩된 형상을 가진다. 그러나, 이들은 다양한 실시예에서 대체로 직사각 형상 또는 불규칙 형상과 같은 다른 형상을 가질 수 있다. 금속 화합물(408)은 화학적으로 매우 안정하며 산소와 반응하지 않는다. 유전체 층(400)의 상단 표면에는 전이 금속 또는 전이 금속 질화물과 같은 임의의 반응성 금속 원소가 실질적으로 없다. 따라서, 동작(36)의 CMP 공정 이후에 동작(38 및 40)를 수행함으로써, 방법(10)은 유전체 층(400)의 표면으로부터 임의의 반응성 금속 원소를 효과적으로 제거함으로써, 상술된 금속 확산 결함을 방지한다. 또한, 금속 함유 층(404 및 406) 및 금속 화합물(408)을 포함하는 구조물은 소스/드레인 콘택 비아(410)가 된다. 도 3g에 도시된 바와 같이, 소스/드레인 콘택 비아(410)의 하부 부분은 금속 함유 층(404)에 의해 둘러싸인 금속 함유 층(406)의 하부 부분을 포함하고, 소스/드레인 콘택 비아(410)의 상부 부분은 금속 화합물(408)에 의해 둘러싸인 금속 함유 층(406)의 상부 부분을 포함한다. 소스/드레인 콘택 비아(410)의 상부 부분은 유전체 층(400)의 상부 표면 위로 연장된다. 도시되지 않았지만, 디바이스 구조물(100)은 게이트 구조물(120) 위에 배치되고 게이트 구조물(120)에 전기적으로 접속된 게이트 비아를 포함할 수 있고, 여기서 게이트 비아는 소스/드레인 콘택 비아(410)와 유사한 구조물을 가진다.
동작(42)에서, 방법(10)(도 1c)은 디바이스(100)의 제조를 완료하기 위한 추가 공정을 수행한다. 예를 들어, 방법(10)은 소스/드레인 콘택 비아(410) 및 게이트 비아에 접속되는 와이어를 형성할 수 있고, 상위 레벨 상호접속 구조물을 형성하기 위해 상기 동작을 반복할 수 있다.
제한하도록 의도되지 않지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는 2 단계 세정(또는 에칭) 공정에 의해 유전체 층으로부터 금속 잔류물을 제거하는 방법을 제공한다. 세정 공정은 반응성 금속 잔류물을 안정한 금속 화합물로 전환하여 금속 확산 제조 결함을 방지한다. 또한, 본 개시의 실시예는 기존 반도체 제조 공정에 용이하게 통합될 수 있다.
일 양태에서, 본 개시는 방법에 관한 것이다. 이 방법은 기판, 기판 위의 도전성 피처, 및 도전성 피처 및 기판 위의 유전체 층을 갖는 구조물을 수용하는 단계를 포함한다. 상기 방법은 유전체 층에서, 도전성 피처를 노출시키는 홀을 형성하는 단계; 홀의 적어도 측벽 상에 제 1 금속 함유 층을 형성하는 단계; 홀 내에, 제 1 금속 함유 층에 의해 둘러싸인 제 2 금속 함유 층을 형성하는 단계 - 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함함 - ; 유전체 층을 리세스하기 위해 제 1 화학 물질을 도포하는 단계로서, 제 1 금속 함유 층의 상단 부분 및 제 2 금속 함유 층의 상단 부분이 유전체 층 위로 돌출되게 하는, 상기 제 1 화학 물질을 도포하는 단계; 및 제 1 금속 함유 층의 상단 부분을 금속 불화물 또는 금속 염화물로 전환하기 위해 제 1 금속 함유 층의 상단 부분에 불소 또는 염소를 갖는 제 2 화학 물질을 도포하는 단계를 더 포함한다.
일부 실시예에서, 제 1 화학 물질은 희석 불화수소(HF) 산을 포함하고, 제 2 화학 물질은 희석 염화수소(HCl) 산을 포함한다. 추가의 실시예에서, 희석 불화수소 산은 탈이온수에서 약 0.1 % 이하의 농도의 HF를 가지며, 희석 염화수소 산은 탈이온수에서 약 1 % 이상 농도의 HCl를 가진다.
일 실시예에서, 제 1 금속 함유 층은 전이 금속, 전이 금속 질화물 또는 이들의 조합을 포함한다. 추가의 실시예에서, 전이 금속 또는 전이 금속 질화물은 Ti, Co, Ni, Nb, Ru, Rh, W 및 Re 중 하나를 포함한다.
다른 실시예에서, 제 2 금속 함유 층을 형성하는 단계는 유전체 층 위에 제 2 금속 함유 층을 성막하는 단계를 포함한다. 이 방법은 유전체 층을 노출시키기 위해 제 2 금속 함유 층에 화학 기계적 평탄화(CMP) 공정을 적용하는 단계를 더 포함한다.
상기 방법의 일 실시예에서, 제 1 화학 물질은 탈이온수에서 약 0.1 % 이하의 제 1 농도의 HF를 갖는 희석 불화수소(HF) 산을 포함하고, 제 2 화학 물질은 탈이온수에서 제 2 농도의 HF를 갖는 또다른 희석 HF 산을 포함하며, 제 2 농도는 제 1 농도보다 적어도 10 배 더 높다. 추가의 실시예에서, 제 2 농도는 약 1 % 내지 2 %이다.
일 실시예에서, 유전체 층은 실리콘 산화물을 포함한다. 도전성 피처가 도핑된 반도체를 포함하는 실시예에서, 방법은 제 1 금속 함유 층을 형성 한 후에, 제 1 금속 함유 층과 도전성 피처 사이에 금속 실리사이드를 생성하기 위해 제 1 금속 함유 층과 도전성 피처를 어닐링하는 단계를 더 포함한다.
다른 양상에서, 본 개시은 방법에 관한 것이다. 이 방법은 기판, 기판 위의 도전성 피처, 및 도전성 피처 및 기판 위의 유전체 층을 수용하는 단계를 포함하고, 유전체 층은 실리콘 산화물을 가진다. 상기 방법은 유전체 층에서, 도전성 피처를 노출시키는 홀을 에칭하는 단계; 홀의 하단 및 측벽 상에 제 1 금속 함유 층을 성막하는 단계 - 제 1 금속 함유 층은 전이 금속 또는 전이 금속 질화물을 가짐 - ; 상기 홀 내에, 상기 제 1 금속 함유 층 위에, 그리고 유전체 층 위에 제 2 금속 함유 층을 성막하는 단계 - 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함 함 - ; 상기 유전체 층을 노출시키기 위해 상기 제 2 금속 함유 층에 화학 기계적 평탄화(CMP) 공정을 수행하는 단계; 유전체 층을 리세스하기 위해 제 1 화학 물질을 도포하는 단계로서, 제 1 금속 함유 층의 상단 부분 및 제 2 금속 함유 층의 상단 부분이 유전체 층 위로 돌출되게 하는, 상기 제 1 화학 물질을 도포하는 단계; 및 제 1 금속 함유 층의 상단 부분을 전이 금속 불화물 또는 전이 금속 염화물로 전환하기 위해 제 1 금속 함유 층의 상단 부분에 불소 또는 염소를 갖는 제 2 화학 물질을 도포하는 단계를 더 포함한다.
본 방법의 실시예에서, 제 1 화학 물질은 희석 불화수소(HF) 산을 포함하고 제 2 화학 물질은 희석 염화수소(HCl) 산을 포함한다. 추가의 실시예에서, 희석 HF 산은 탈이온수에서 0.1 % 이하의 농도의 HF를 가지고, 희석 HCl 산은 탈이온수에서 1 % 내지 2 %의 농도의 HCl를 가진다.
본 방법의 다른 실시예에서, 제 1 화학 물질은 탈이온수에서 약 0.1 % 이하의 제 1 농도의 HF를 갖는 희석 불화수소(HF) 산을 포함하고, 제 2 화학 물질은 탈이온수에서 약 1 % 내지 2 %의 제 2 농도의 HF를 갖는 또다른 희석 HF 산을 포함한다. 또 다른 실시예에서, 제 1 금속 함유 층은 Ti, TiN, Ta 및 TaN 중 하나를 포함한다.
또다른 양상에서, 본 개시는 반도체 구조물에 관한 것이다. 반도체 구조물은 기판; 기판 위의 도전성 피처; 도전성 피처 및 기판 위의 유전체 층; 및 도전성 피처 위에 배치되고 유전체 층에 의해 적어도 부분적으로 둘러싸인 구조물을 포함한다. 구조물은 제 1 금속 함유 층 및 제 1 금속 함유 층에 의해 둘러싸인 제 2 금속 함유 층을 포함한다. 제 1 금속 함유 층과 제 2 금속 함유 층은 상이한 재료를 포함한다. 제 1 금속 함유 층의 하부 부분은 전이 금속 또는 전이 금속 질화물을 포함하고, 제 1 금속 함유 층의 상부 부분은 전이 금속 불화물 또는 전이 금속 염화물을 포함한다.
반도체 구조물의 실시예에서, 제 1 금속 함유 층의 하부 부분은 티타늄 또는 티타늄 질화물을 포함하고, 제 1 금속 함유 층의 상부 부분은 티타늄 불화물 또는 티타늄 염화물을 포함한다. 반도체 구조물의 다른 실시예에서, 제 1 금속 함유 층의 하부 부분은 탄탈륨 또는 탄탈륨 질화물을 포함하고, 제 1 금속 함유 층의 상부 부분은 탄탈륨 불화물 또는 탄탈륨 염화물을 포함한다.
일 실시예에서, 제 1 금속 함유 층은 Ti 또는 Ta를 포함하고, 제 2 금속 함유 층은 W, Co, Ru 또는 Cu를 포함한다. 일 실시예에서, 반도체 구조물은 도전성 피처와 제 1 금속 함유 층 사이에 금속 실리사이드를 더 포함한다.
상기는 본 개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 피처들을 약술한다. 본 발명분야의 당업자는 본 개시를 기초로서 여기에 개시된 실시예들과 동일한 목적을 수행하고 동일한 이점를 성취하는 다른 공정 및 구조들을 설계하거나 수정하는 용이하게 사용될 수 있다는 것을 인지해야 한다. 또한, 본 발명분야의 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않으며, 이들이 본 개시의 사상 및 범주로부터 벗어남없이 다양한 수정, 대체 및 변경을 할 수 있다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
기판, 상기 기판 위의 도전성 피처, 및 상기 도전성 피처 및 상기 기판 위의 유전체 층을 갖는 구조물을 수용하는 단계;
상기 유전체 층에서, 상기 도전성 피처를 노출시키는 홀을 형성하는 단계;
상기 홀의 적어도 측벽 상에 제 1 금속 함유 층을 형성하는 단계;
상기 홀 내에, 상기 제 1 금속 함유 층에 의해 둘러싸인 제 2 금속 함유 층을 형성하는 단계 - 상기 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함함 - ;
상기 유전체 층을 리세스하기 위해 제 1 화학 물질(chemical)을 도포하는 단계로서, 상기 제 1 금속 함유 층의 상단 부분 및 상기 제 2 금속 함유 층의 상단 부분이 상기 유전체 층 위로 돌출되게 하는, 상기 제 1 화학 물질을 도포하는 단계; 및
상기 제 1 금속 함유 층의 상단 부분을 금속 불화물 또는 금속 염화물로 전환하기 위해 상기 제 1 금속 함유 층의 상단 부분에 불소 또는 염소를 갖는 제 2 화학 물질을 도포하는 단계를 포함하는 방법.
2. 제 1 항에 있어서,
상기 제 1 화학 물질은 희석 불화수소(HF) 산을 포함하고, 상기 제 2 화학 물질은 희석 염화수소(HCl) 산을 포함하는 것인 방법.
3. 제 2 항에 있어서,
상기 희석 불화수소 산은 탈이온수에서 약 0.1 % 이하의 농도의 HF를 가지며, 상기 희석 염화수소 산은 탈이온수에서 약 1 % 이상의 농도의 HCl를 가지는 것인 방법.
4. 제 1 항에 있어서,
상기 제 1 금속 함유 층은 전이 금속, 전이 금속 질화물 또는 이들의 조합을 포함하는 것인 방법.
5. 제 4 항에 있어서,
상기 전이 금속 또는 상기 전이 금속 질화물은 Ti, Co, Ni, Nb, Ru, Rh, W 및 Re 중 하나를 포함하는 것인 방법.
6. 제 1 항에 있어서,
상기 제 2 금속 함유 층을 형성하는 단계는 상기 유전체 층 위에 상기 제 2 금속 함유 층을 성막하는 단계를 포함하고, 상기 방법은,
상기 유전체 층을 노출시키기 위해 상기 제 2 금속 함유 층에 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 적용하는 단계를 더 포함하는 방법.
7. 제 1 항에 있어서,
상기 제 1 화학 물질은 탈이온수에서 약 0.1 % 이하의 제 1 농도의 HF를 갖는 희석 불화수소(HF) 산을 포함하고, 상기 제 2 화학 물질은 탈이온수에서 상기 제 1 농도보다 적어도 10 배 높은 제 2 농도의 HF를 갖는 또다른 희석 HF 산을 포함하는 것인 방법.
8. 제 7 항에 있어서,
상기 제 2 농도는 약 1 % 내지 2 %인 것인 방법.
9. 제 1 항에 있어서,
상기 유전체 층은 실리콘 산화물을 포함하는 것인 방법.
10. 제 1 항에 있어서,
상기 도전성 피처는 도핑된 반도체를 포함하고, 상기 방법은,
상기 제 1 금속 함유 층을 형성한 후에, 상기 제 1 금속 함유 층과 상기 도전성 피처 사이에 금속 실리사이드를 생성하기 위해 상기 제 1 금속 함유 층 및 상기 도전성 피처를 어닐링하는 단계를 더 포함하는 것인 방법.
11. 방법에 있어서,
기판, 상기 기판 위의 도전성 피처, 및 상기 도전성 피처 및 상기 기판 위의 유전체 층을 갖는 구조물을 수용하는 단계 - 상기 유전체 층은 실리콘 산화물을 가짐 - ;
상기 유전체 층에서, 상기 도전성 피처를 노출시키는 홀을 에칭하는 단계;
상기 홀의 하단 및 측벽 상에 제 1 금속 함유 층을 성막하는 단계 - 상기 제 1 금속 함유 층은 전이 금속 또는 전이 금속 질화물을 가짐 - ;
상기 홀 내에, 상기 제 1 금속 함유 층 위에, 그리고 상기 유전체 층 위에 제 2 금속 함유 층을 성막하는 단계 - 상기 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함함 - ;
상기 유전체 층을 노출시키기 위해 상기 제 2 금속 함유 층에 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 수행하는 단계;
상기 유전체 층을 리세스하기 위해 제 1 화학 물질을 도포하는 단계로서, 상기 제 1 금속 함유 층의 상단 부분 및 상기 제 2 금속 함유 층의 상단 부분이 상기 유전체 층 위로 돌출되게 하는, 상기 제 1 화학 물질을 도포하는 단계; 및
상기 제 1 금속 함유 층의 상단 부분을 전이 금속 불화물 또는 전이 금속 염화물로 전환하기 위해 상기 제 1 금속 함유 층의 상단 부분에 불소 또는 염소를 갖는 제 2 화학 물질을 도포하는 단계를 포함하는 방법.
12. 제 11 항에 있어서,
상기 제 1 화학 물질은 희석 불화수소(HF) 산을 포함하고, 상기 제 2 화학 물질은 희석 염화수소(HCl) 산을 포함하는 것인 방법.
13. 제 12 항에 있어서,
상기 희석 HF 산은 탈이온수에서 0.1 % 이하의 농도의 HF를 가지고, 상기 희석 HCl 산은 탈이온수에서 1 % 내지 2 %의 농도의 HCl를 가지는 것인 방법.
14. 제 11 항에 있어서,
상기 제 1 화학 물질은 탈이온수에서 약 0.1 % 이하의 제 1 농도의 HF를 갖는 희석 불화수소(HF) 산을 포함하고, 상기 제 2 화학 물질은 탈이온수에서 약 1 % 내지 2 %의 제 2 농도의 HF를 갖는 또다른 희석 HF 산을 포함하는 것인 방법.
15. 제 11 항에 있어서,
상기 제 1 금속 함유 층은 Ti, TiN, Ta 및 TaN 중 하나를 포함하는 것인 방법.
16. 반도체 구조물에 있어서,
기판,
상기 기판 위의 도전성 피처;
상기 도전성 피처 및 상기 기판 위의 유전체 층; 및
상기 도전성 피처 위에 배치되고 상기 유전체 층에 의해 적어도 부분적으로 둘러싸인 구조물로서, 제 1 금속 함유 층 및 제 1 금속 함유 층에 의해 둘러싸인 제 2 금속 함유 층을 포함하는 상기 구조물을 포함하고,
상기 제 1 금속 함유 층과 상기 제 2 금속 함유 층은 상이한 재료를 포함하고, 상기 제 1 금속 함유 층의 하부 부분은 전이 금속 또는 전이 금속 질화물을 포함하고, 상기 제 1 금속 함유 층의 상부 부분은 전이 금속 불화물 또는 전이 금속 염화물을 포함하는 것인, 반도체 구조물.
17. 제 16 항에 있어서,
상기 제 1 금속 함유 층의 하부 부분은 티타늄 또는 티타늄 질화물을 포함하고, 상기 제 1 금속 함유 층의 상부 부분은 티타늄 불화물 또는 티타늄 염화물을 포함하는 것인 반도체 구조물.
18. 제 16 항에 있어서,
상기 제 1 금속 함유 층의 하부 부분은 탄탈륨 또는 탄탈륨 질화물을 포함하고, 상기 제 1 금속 함유 층의 상부 부분은 탄탈륨 불화물 또는 탄탈륨 염화물을 포함하는 것인 반도체 구조물.
19. 제 16 항에 있어서,
상기 제 1 금속 함유 층은 Ti 또는 Ta를 포함하고, 상기 제 2 금속 함유 층은 W, Co, Ru 또는 Cu를 포함하는 것인 반도체 구조물.
20. 제 16 항에 있어서,
상기 도전성 피처와 상기 제 1 금속 함유 층 사이의 금속 실리사이드를 더 포함하는, 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    기판, 상기 기판 위의 도전성 피처, 및 상기 도전성 피처 및 상기 기판 위의 유전체 층을 갖는 구조물을 수용하는 단계;
    상기 유전체 층에서, 상기 도전성 피처를 노출시키는 홀을 형성하는 단계;
    상기 홀의 적어도 하단 표면 및 측벽 상에 제 1 금속 함유 층을 형성하는 단계;
    상기 홀 내에, 상기 제 1 금속 함유 층에 의해 둘러싸인 제 2 금속 함유 층을 형성하는 단계 - 상기 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함함 - ;
    상기 유전체 층을 리세스하기 위해 제 1 화학 물질(chemical)을 도포하는 단계로서, 상기 제 1 금속 함유 층의 상단 부분 및 상기 제 2 금속 함유 층의 상단 부분이 상기 유전체 층 위로 돌출되게 하는, 상기 제 1 화학 물질을 도포하는 단계; 및
    상기 제 1 금속 함유 층의 상단 부분을 상기 제 2 금속 함유 층의 상단 부분을 둘러싸는 금속 불화물 또는 금속 염화물로 전환하기 위해, 상기 제 1 금속 함유 층의 상단 부분에 불소 또는 염소를 갖는 제 2 화학 물질을 도포하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 화학 물질은 희석 불화수소(HF) 산을 포함하고, 상기 제 2 화학 물질은 희석 염화수소(HCl) 산을 포함하는 것인 방법.
  3. 제 1 항에 있어서,
    상기 제 1 금속 함유 층은 전이 금속, 전이 금속 질화물 또는 이들의 조합을 포함하는 것인 방법.
  4. 제 1 항에 있어서,
    상기 제 2 금속 함유 층을 형성하는 단계는 상기 유전체 층 위에 상기 제 2 금속 함유 층을 성막하는 단계를 포함하고, 상기 방법은,
    상기 유전체 층을 노출시키기 위해 상기 제 2 금속 함유 층에 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 적용하는 단계를 더 포함하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 화학 물질은 탈이온수에서 0.1 % 이하의 제 1 농도의 HF를 갖는 희석 불화수소(HF) 산을 포함하고, 상기 제 2 화학 물질은 탈이온수에서 상기 제 1 농도보다 적어도 10 배 높은 제 2 농도의 HF를 갖는 또다른 희석 HF 산을 포함하는 것인 방법.
  6. 제 1 항에 있어서,
    상기 유전체 층은 실리콘 산화물을 포함하는 것인 방법.
  7. 제 1 항에 있어서,
    상기 도전성 피처는 도핑된 반도체를 포함하고, 상기 방법은,
    상기 제 1 금속 함유 층을 형성한 후에, 상기 제 1 금속 함유 층과 상기 도전성 피처 사이에 금속 실리사이드를 생성하기 위해 상기 제 1 금속 함유 층 및 상기 도전성 피처를 어닐링하는 단계를 더 포함하는 것인 방법.
  8. 방법에 있어서,
    기판, 상기 기판 위의 도전성 피처, 및 상기 도전성 피처 및 상기 기판 위의 유전체 층을 갖는 구조물을 수용하는 단계 - 상기 유전체 층은 실리콘 산화물을 가짐 - ;
    상기 유전체 층에서, 상기 도전성 피처를 노출시키는 홀을 에칭하는 단계;
    상기 홀의 하단 및 측벽 상에 제 1 금속 함유 층을 성막하는 단계 - 상기 제 1 금속 함유 층은 전이 금속 또는 전이 금속 질화물을 가짐 - ;
    상기 홀 내에, 상기 제 1 금속 함유 층 위에, 그리고 상기 유전체 층 위에 제 2 금속 함유 층을 성막하는 단계 - 상기 제 1 및 제 2 금속 함유 층은 상이한 재료를 포함함 - ;
    상기 유전체 층을 노출시키기 위해 상기 제 2 금속 함유 층에 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정을 수행하는 단계;
    상기 유전체 층을 리세스하기 위해 제 1 화학 물질을 도포하는 단계로서, 상기 제 1 금속 함유 층의 상단 부분 및 상기 제 2 금속 함유 층의 상단 부분이 상기 유전체 층 위로 돌출되게 하는, 상기 제 1 화학 물질을 도포하는 단계; 및
    상기 제 1 금속 함유 층의 상단 부분을 상기 제 2 금속 함유 층의 상단 부분을 둘러싸는 전이 금속 불화물 또는 전이 금속 염화물로 전환하기 위해, 상기 제 1 금속 함유 층의 상단 부분에 불소 또는 염소를 갖는 제 2 화학 물질을 도포하는 단계를 포함하는 방법.
  9. 반도체 구조물에 있어서,
    기판,
    상기 기판 위의 도전성 피처;
    상기 도전성 피처 및 상기 기판 위의 유전체 층; 및
    상기 도전성 피처 위에 배치되고 상기 유전체 층에 의해 적어도 부분적으로 둘러싸인 구조물로서, 제 1 금속 함유 층 및 제 1 금속 함유 층에 의해 둘러싸인 제 2 금속 함유 층을 포함하는 상기 구조물을 포함하고,
    상기 제 1 금속 함유 층과 상기 제 2 금속 함유 층은 상이한 재료를 포함하고, 상기 제 1 금속 함유 층의 하부 부분은 전이 금속 또는 전이 금속 질화물을 포함하고, 상기 제 1 금속 함유 층의 상부 부분은 상기 제 2 금속 함유 층의 상부 부분을 둘러싸는 전이 금속 불화물 또는 전이 금속 염화물을 포함하는 것인, 반도체 구조물.
  10. 제 9 항에 있어서,
    상기 도전성 피처와 상기 제 1 금속 함유 층 사이의 금속 실리사이드를 더 포함하는, 반도체 구조물.
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