DE102020101284A1 - Verfahren und struktur für halbleiter-interconnect - Google Patents

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Ru-Shang Hsiao
Chun Hsiung Tsai
Clement Wann
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Ein Verfahren umfasst das Empfangen einer Struktur mit einem Substrat, einem leitfähigen Merkmal über dem Substrat und einer dielektrischen Schicht über dem leitfähigen Merkmal. Das Verfahren umfasst ferner das Bilden eines Lochs in der dielektrischen Schicht zum Freilegen des leitfähigen Merkmals; das Bilden einer ersten metallhaltigen Schicht auf Seitenwänden des Lochs; und das Bilden einer zweiten metallhaltigen Schicht in dem Loch, die von der ersten metallhaltigen Schicht umgeben ist. Die erste metallhaltige Schicht und die zweite metallhaltige Schicht enthalten unterschiedliche Materialien. Das Verfahren umfasst ferner das Aufbringen einer ersten Chemikalie zum Verdünnen der dielektrischen Schicht, wodurch sich ein oberer Abschnitt der ersten metallhaltigen Schicht und der zweiten metallhaltigen Schicht ergeben, die oberhalb der dielektrischen Schicht hervorstehen; und das Aufbringen einer zweiten Chemikalie mit Fluor oder Chlor auf den oberen Abschnitt der ersten metallhaltigen Schicht, um den oberen Abschnitt der ersten metallhaltigen Schicht in ein Metallfluorid oder ein Metallchlorid umzuwandeln.

Description

  • PRIORITÄT
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung 62/837,860 , die am 24. April 2019 eingereicht wurde und deren Offenbarung durch Bezugnahme vollumfänglich hierin aufgenommen wird.
  • TECHNISCHER HINTERGRUND
  • Der Sektor der integrierten Halbleiterschaltungen (IC) erlebt ein exponentielles Wachstum. Technologische Fortschritte bei IC-Materialien und Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung ist die funktionale Dichte (d. h. die Anzahl von per Chip-Bereich zusammengeschalteten Bauelementen) allgemein angestiegen, während die Geometriegröße (d.h. das kleinste Bauelement (oder die kleinste Reihe), das/die unter Verwendung eines Herstellungsprozesses hergestellt werden kann) abgenommen hat. Der proportionale Verkleinerungsprozess stellt Vorteile durch die Steigerung der Produktionseffizienz und die Senkung der damit verbundenen Kosten dar. Eine derartige proportionale Verkleinerung hat ebenfalls die Komplexität der Verarbeitung und Fertigung von ICs erhöht.
  • Beim Bilden von Interconnect-Strukturen (unter Einschluss von Kontakten, Durchschaltungen, Drähten, usw.) in einer IC z. B. können Metallelemente von ihren bestimmungsgemäßen Plätzen diffundieren und/oder migrieren. Dies kann als Folge von Ätzprozessen, chemisch-mechanischen Planarisierungs-Prozessen (CMP-Prozessen) oder sonstigen Prozessen passieren, die auf einer Metallschicht durchgeführt werden. Diese verbreiteten Metallelemente können Kurzschlüsse zwischen nahe beieinander angeordneten leitfähigen Merkmalen hervorrufen, wie z. B. zwischen einer/einem Source/Drain und einem nahe gelegenen Gate-Kontakt oder zwischen zwei anliegenden Metalldrähten. Verfahren, die derartige Metallverbreitungen ausschalten können, sind erwünscht.
  • Figurenliste
  • Diese Offenbarung lässt sich am besten anhand der nachfolgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind und ausschließlich der Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B und 1C zeigen einen Ablaufplan eines Verfahrens zum Bilden von Interconnect-Strukturen und/oder Merkmalen in einem Halbleiter-Bauelement gemäß Aspekten dieser Offenbarung.
    • 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 3A, 3B, 3C, 3D, 3E, 3F und 3G stellen Querschnittsansichten einer Halbleiterstruktur während eines Fertigungsprozesses gemäß dem Verfahren der 1A-1C nach einer Ausführungsform dar.
    • 2I und 3H stellen eine Draufsicht einer Halbleiterstruktur während eines Fertigungsprozesses gemäß dem Verfahren der 1A-1C nach einer Ausführungsform dar.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachfolgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstandes bereit. Spezifische Beispiele von Bauteilen und Anordnungen werden nachfolgend zur Vereinfachung dieser Offenbar beschrieben. Diese sind selbstverständlich reine Beispiele und sind nicht als Einschränkung bestimmt. Z. B. kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann ebenfalls Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal derart gebildet sein können, dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können. Zusätzlich dazu kann diese Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Übersichtlichkeit und erzwingt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen.
  • Weiterhin können raumbezügliche Begriffe, wie etwa „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hierin zur Vereinfachung der Beschreibung zum Beschreiben eines Elements oder der Beziehung eines Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) gemäß Beschreibung in den FIG. verwendet sein. Die raumbezüglichen Begriffe sollen unterschiedliche Ausrichtungen des Bauelements in der Nutzung oder im Betrieb zusätzlich zu der in den FIG. dargestellten Ausrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein und die hierin verwendeten raumbezüglichen Deskriptoren können auf ähnliche Weise entsprechend interpretiert werden. Wenn weiterhin eine Zahl oder eine Reihe von Zahlen mit „ungefähr“, „annähernd“ und dergleichen beschrieben wird, soll der Begriff Zahlen umfassen, die innerhalb von +/- 10 % der beschriebenen Zahl liegen, sofern nichts Anderes angegeben ist. Z. B. umfasst der Begriff „ungefähr 5 mm“ den Abmessungsbereich von 4,5 mm bis 5,5 mm.
  • Diese Offenbarung ist allgemein auf Halbleiter-Bauelemente und Fertigungsverfahren und ganz besonders auf die Fertigung einer Interconnect-Struktur in einem Halbleiter-Bauelement bezogen. Die Interconnect-Struktur kann ein erstes leitfähiges Merkmal, das in einer oder mehreren dielektrischen Schicht(en) eingebettet oder davon umgeben ist und ein zweites leitfähiges Merkmal, das über dem ersten leitfähigen Merkmal angeordnet und elektrisch daran angeschlossen ist, enthalten. Das erste und das zweite leitfähige Merkmal können Source/Drain-Elektroden, Gate-Elektroden, Source/Drain-Kontakte (oder Kontaktstecker), Source/Drain-Kontaktdurchschaltungen (oder Durchschaltungsstecker), Gate-Durchschaltungen, sonstige Durchschaltungen, Metalldrähte und sonstige leitfähige Elemente enthalten. Die zusammengeschaltete Struktur kann durch Ätzen eines Lochs in den dielektrischen Schichten gefertigt sein, um das erste leitfähige Merkmal freizulegen, ein oder mehrere Metallmaterial(ien) in dem Loch abzuscheiden und überschüssige Metallmaterialien durch einen Ätz- oder CMP-Prozess zu entfernen. Während des Ätz- oder CMP-Prozesses können Metallrückstände diffundieren oder migrieren, was zu Kurzschlüssen oder sonstigen Herstellungsfehlern führen kann, wenn sie nicht ordnungsgemäß behandelt werden. Eine Aufgabe dieser Erfindung ist die Behandlung solcher Metallrückstände mit (einigen) Chemikalie(n) zum Herstellen von stabilen Metallbauteilen.
  • Die Ausführungsformen dieser Offenbarung können insbesondere ein Metall oder ein Metallnitrid als Bestandteil der leitfähigen Merkmale in dem IC-Interconnect abscheiden und weiterhin eine Chemikalie, die Fluor oder Chlor enthält, um weiterhin Rückstände des Metalls oder des Metallnitrids in Metallfluoride oder Metallchloride umzuwandeln, aufzubringen. Die Metallfluoride und die Metallchloride sind stabil (z. B. reagieren sie nicht mit dem Sauerstoff in den umgebenden dielektrischen Schichten). Dementsprechend werden Herstellungsfehler aufgrund von verbreiteten Metallelementen verhindert. Einige Ausführungsformen dieser Offenbarung verwenden einen zweistufigen Reinigungs- und Ätzprozess nach einem CMP-Prozess. Der erste Schritt wendet eine erste Chemikalie mit einer vergleichsweise niedrigen Konzentration zum Aussparen einer dielektrischen Schicht auf, und der zweite Schritt wendet eine zweite Chemikalie mit einer vergleichsweise hohen Konzentration zum Reagieren mit Metallen auf. Die zwei Schritte entfernen kollektiv Metallrückstände und produzieren stabile Metall-Bauelemente. Aspekte dieser Offenbarung werden unter Bezugnahme auf die 1A-1C, 2A-2I und 3A-3H in weiteren Einzelheiten besprochen.
  • Die 1A-1C stellen einen Ablaufplan eines Verfahrens 10 zum Bilden eines Halbleiter-Bauelements 100 gemäß einer Ausführungsform dar. Das Verfahren 10 ist lediglich ein Beispiel und soll diese Offenbarung nicht über das hinaus begrenzen, was in den Ansprüchen ausdrücklich wiedergegeben wird. Zusätzliche Operationen können vor, während und nach dem Verfahren 10 bereitgestellt sein und einige beschriebene Operationen können für zusätzliche Ausführungsformen des Verfahrens ersetzt, entfernt oder versetzt sein. Das Verfahren 10 wird nachstehend in Verbindung mit den 2A-3H beschrieben, die verschiedene Querschnittsansichten und Draufsichten des Halbleiter-Bauelements 100 während der Fertigungsschritte gemäß dem Verfahren 10 darstellen. Weiterhin kann das Halbleiter-Bauelement 100 ein Zwischen-Bauelement sein, das während der Verarbeitung einer Halbleiterschaltung (IC) oder eines Abschnitts davon gefertigt sein kann, die/der einen statischen Schreib-Lese-Speicher mit wahlfreiem Zugriff (SRAM), sonstige Speicherzellen und/oder sonstige logische Schaltungen, passive Bauteile, wie z. B. Widerstände, Kondensatoren und Induktoren und aktive Bauteile, wie z. B. P-Feldeffekt-Transistoren (PFET), n-FET (NFET), Metalloxidhalbleiter-Feldeffekttransistoren (MOSFET), komplementäre MetalloxidHalbleiter- Transistoren (CMOS-Transistoren), FinFETs, Gate-All-Around-Nanodraht-Transistoren (GAA-Nanodraht-Transistoren), GAA-Nanoblatt-Transistoren, sonstige Multi-Gate-Transistoren, bipolare Transistoren, Hochspannungs-Transistoren, Hochfrequenz-Transistoren und Kombinationen davon umfassen kann.
  • Unter Bezugnahme auf 1A bei der Operation 12 stellt das Verfahren 10 eine Bauelementstruktur 100 bereit oder ist damit bereitgestellt, die ein Substrat und verschiedene Merkmale und Schichten über dem Substrat enthält. Ein Beispiel der Bauelementstruktur 100 wird in Fig, 2A gezeigt. Unter Bezugnahme auf 2A enthält die Struktur 100 ein Substrat 110 und verschiedene Bauteile, die in dem Substrat 110 oder darauf gebaut sind, darunter Transistorkanäle 114, Gate-Strukturen 120 über den Transistorkanälen 114, Gate-Abstandshalter 150 auf Seitenwänden der Gate-Strukturen 120, Source/Drain-Merkmale 160 auf beiden Seiten der Transistorkanäle 114 und anliegend zu den Gate-Abstandshaltern 150 und dielektrischen Schichten 170 und 240. Die dielektrische Schicht 170 ist über den Source/Drain-Merkmalen 160 und zwischen den Gate-Abstandshaltern 150 angeordnet. Die dielektrische Schicht 240 ist über der dielektrischen Schicht 170, der Gate-Struktur 120 und den Gate-Abstandshaltern 150 angeordnet. Die Bauelementstruktur 100 kann andere Bauteile (wie z. B. eine Kontaktätz-Stoppschicht über den Source/Drain-Merkmalen 160) enthalten, die in 2A nicht gezeigt sind. Die verschiedenen Bauteile der Struktur 100 werden unten in weiteren Einzelheiten beschrieben.
  • Das Substrat 110 ist ein Siliziumsubstrat, wie z. B. ein Silizium-Wafer in dieser Ausführungsform. Alternativ kann das Substrat 110 einen anderen Halbleiter, wie z. B. Germanium; einen Bauteil-Halbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid enthält; einen Legierungs-Halbleiter, der Siliziumgermanium, Galliumarsenid-Phosphid, Aluminiumindium-Phosphid, Aluminiumgallium-Arsenid, Galliumindium-Arsenid, Galliumindium-Phosphid und Galliumindium-Arsenidphosphid enthält; oder Kombinationen davon umfassen.
  • Die Transistorenkanäle 114 und die Source/Drain-Merkmale 160 können in oder auf (nicht markierten) aktiven Regionen der Struktur 100 geformt sein. Die aktiven Regionen können eine planare Form (bei planaren MOSFETs), eine dreidimensionale Form, wie z. B. Finnen (bei FinFETs) oder vertikal gestapelte multiple Halbleiterschichten (für GAA-FETs) oder sonstige geeignete Formen aufweisen. Die Transistorkanäle 114 können Silizium, Germanium, Siliziumgermanium oder sonstige geeignete Halbleitermaterialien enthalten; und können gedopt oder ungedopt sein. Die Source/Drain-Merkmale 160 können leicht gedopte Source/Drain- Merkmale (LDD-Merkmale), hochgradig gedopte Sourc-/Drain-Merkmale (HDD-Merkmale) oder andere gedopte Strukturen aufweisen. Die Source/Drain-Merkmale 160 können n-gedoptes Silizium für NFET-Bauelemente, p-gedoptes Siliziumgermanium für PFET-Bauelemente oder sonstige gedopte Halbleitermaterialien enthalten. Weiterhin können die Source/Drain-Merkmale 160 epitaxial gewachsene Halbleitermaterialien enthalten oder auf andere Weise zur Leistungssteigerung erhöht oder gespannt sein. Insbesondere die Source/Drain-Merkmale 160 sind leitfähig.
  • Die Gate-Struktur 120 kann eine Polysilizium-Gate, eine hohe k-Metall-Gate oder eine andere geeignete Gate-Struktur enthalten, die allgemein eine Ader über einer dielektrischen Gate-Schicht enthält. Das in 2A gezeigte Beispiel enthält eine hohe k-Metall-Gatestruktur. Wie gezeigt, enthält die Gate-Struktur 120 eine dielektrische hohe k-Schicht 122, eine Arbeitsfunktions-Metallschicht 124, eine Metallfüllschicht 126 und eine Abdeckschicht (oder harte Maskenschicht) 128. Die Gate-Struktur 120 kann andere Schichten (wie z. B. eine Grenzflächen-Schicht und/oder eine Sperrschicht) enthalten, die in 2A in einigen Ausführungsformen nicht gezeigt wird. Die dielektrische hohe k-Schicht 122 kann ein oder mehrere dielektrische(s) hohe k-Material(ien) (oder eine oder mehrere Schichten aus dielektrischen hohen k-Materialien), wie z. B. Hafniumsilizium-Oxid (HfSiO), Hafniumoxid (Hf02), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO2), Lanthanoxid (La2O3), Titanoxid (Ti02), Yttriumoxid (Y2O3), Strontiumtitanat (SrTiO3) oder eine Kombination davon enthalten. Die dielektrische hohe k-Schicht 122 kann unter Verwenden einer Atomschicht-Abscheidung (ALD), chemischen Dampfabscheidung (CBD), physikalischen Dampfabscheidung (PVD) oder sonstigen Abscheidungstechniken gebildet sein. Die Arbeitsfunktions-Metallschicht 124 kann in Abhängigkeit von dem Typ (PFET oder NFET) des Bauelements eine p- oder eine n-Arbeitsfunktions-Schicht enthalten. Die p-Arbeitsfunktions-Schicht kann Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolfram (W), Platin (Pt), sonstige geeignete Metalle oder Kombinationen davon enthalten. Die n-Arbeitsfunktions-Schicht kann Titan (Ti), Aluminium (Al), Tantalkarbid (TaC), Tantalkarbidnitrid (TaCN), Tantalsilizium-Nitrid (TaSiN), Titansilizium-Nitrid (TiSiN), sonstige geeignete Metalle oder Kombinationen davon enthalten. Die Arbeitsfunktions-Metallschicht 124 kann durch ALD, CVD, PVD oder sonstige Techniken gebildet sein. Die Metallfüllschicht 126 kann Aluminium (Al), Wolfram (W), Kobalt (Co) und/oder andere geeignete Materialien enthalten; und kann durch ALD, CVD, PVD, Plattieren oder sonstige Techniken gebildet sein. Die Abdeckschicht 128 kann Siliziumnitrid oder sonstige(s) geeignete(s) dielektrische(s) Material(ien) enthalten; und kann durch CVD, PVD, ALD oder sonstige Techniken gebildet sein.
  • Die Gate-Abstandshalter 150 können ein dielektrisches Material, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, sonstiges dielektrisches Material oder Kombinationen davon enthalten und kann eine oder mehrere Materialschicht(en) enthalten. Die Gate-Abstandshalter 150 können durch CVD, PVD, ALD oder sonstige Techniken gebildet sein.
  • Die dielektrische Schicht 170 kann Siliziumoxid, Siliziumoxynitrid, Tetraethylorthosilikat (TEOS)-Oxid, ungedoptes Silikatglas oder gedoptes Siliziumoxid, wie z. B. Bor-Phosphosilikat-Glas (BPSG), Fluorsilikat-Glas (FSG), Phosphosilikat-Glas (PSG), andere dielektrische niedrige k-Materialien und/oder sonstige geeignete dielektrische Materialien enthalten. Die dielektrische Schicht 170 kann durch plasmaverstärktes CVD (PECVD), fließbares CVD (FCVD) oder andere geeignete Verfahren gebildet sein. Die dielektrische Schicht 170 kann als ILD-o-Schicht bezeichnet sein, wobei ILD für eine dielektrische Zwischenschicht-Schicht steht.
  • Die dielektrische Schicht 240 kann als ILD-1-Schicht bezeichnet sein, da sie über der ILD-o-Schicht 170 abgeschieden ist. Die dielektrischen Schichten 170 und 240 können dasselbe (dieselben) oder ähnliche(s) Material(ien) enthalten. Z. B. kann die dielektrische Schicht 240 Siliziumoxid, Siliziumoxynitrid, TEOS-Oxid, ungedoptes Silikatglas oder gedoptes Siliziumoxid, wie z. B. BPSG, FSG, PSG, andere dielektrische niedrige k-Materialien und/oder sonstige geeignete dielektrische Materialien enthalten. Die dielektrische Schicht 240 kann durch PECVD, FCVD oder andere geeignete Verfahren gebildet sein. Die Bauelementstruktur 100 kann eine Kontaktätz-Stoppschicht (CESL) zwischen der dielektrischen Schicht 240 und den Strukturen darunter enthalten. Die CESL kann Siliziumnitrid, Siliziumoxynitrid, Siliziumnitrid mit Sauerstoff- (O) oder Kohlenstoff- (C)-Elementen und/oder sonstigen Materialien umfassen; und kann durch CVD, PVD, ALD oder sonstige geeignete Verfahren gebildet sein.
  • Bei Operation 14 ätzt das Verfahren 10 (1A) Löcher 242 in die dielektrischen Schichten 240 und 170, um die Source/Drain-Merkmale 160 freizulegen. In einigen Ausführungsformen weisen die Löcher 242 in Bezug auf eine Draufsicht eine ovale Form, eine kreisförmige Form, eine rechteckige Form und/oder eine abgerundete rechteckige Form auf. Die resultierende Struktur 100 wird in Fig, 2B gezeigt. In einer Ausführungsform enthält die Operation 14 einen Fotolithographie-Prozess und einen oder mehrere Ätzprozess(e). Beispielsweise kann der Fotolithographie-Prozess das Abscheiden von einer oder mehreren harten Maskenschicht(en) über der Struktur 100, das Beschichten einer lichtundurchlässigen Schicht über den harten Maskenschichten, das Strukturieren der lichtundurchlässigen Schicht zum Bilden einer widerstandsfähigen Ätzmaske, das Ätzen der harten Maskenschichten und der dielektrischen Schichten 240 und 170 durch die widerstandsfähige Ätzmaske und anschließend das Entfernen der widerstandsfähigen Ätzmaske und der harten Maskenschichten enthalten. Die Ätzprozesse können trockenes Ätzen, feuchtes Ätzen, reaktives Ionenätzen (RIE) und/oder sonstige geeignete Prozesse enthalten, die zum Ätzen der Materialien in den dielektrischen Schichten 240 und 170 bestimmt sind. Z. B. kann ein trockener Ätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3, und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3),ein iodhaltiges Gas, sonstige geeignete Gase und/oder Plasmen und/oder eine Kombination davon enthalten. Z. B. kann ein feuchter Ätzprozess das Ätzen in verdünnter Flusssäure (HF); Kaliumhydroxid )-Lösung (KOH-Lösung); Ammoniak; einer Lösung, die Flusssäure (HF), Salpetersäure (HNO3), und/oder Essigsäure (CH3COOH) enthält; oder sonstige geeignete feuchte Ätzmittel umfassen. Ein oberer Abschnitt der Source/Drain-Merkmale 160 kann ebenfalls durch die Operation 14 geätzt werden. Die Löcher 242 werden mitunter als Source/Drain-Kontaktlöcher bezeichnet.
  • In der Operation 16 bildet das Verfahren 10 (1A) eine metallhaltige Schicht 300 in den Löchern 242. Die resultierende Struktur 100 wird in 2C gezeigt. Unter Bezugnahme auf 2C ist die metallhaltige Schicht 300 mindestens auf Seitenwänden der Löcher 242 gebildet. In dieser Ausführungsform ist die metallhaltige Schicht 300 ebenfalls auf der Bodenfläche der Löcher 242 sowie auf der oberen Fläche der dielektrischen Schicht 240 gebildet. Die metallhaltige Schicht 300 kann unter Verwenden von CVD, PVD, ALD oder sonstigen geeigneten Techniken gebildet sein und kann gebildet sein, um eine im Wesentlichen einheitliche Dicke (d. h. oberflächengetreu) in einigen Ausführungsformen oder nicht einheitliche Dicke in alternativen Ausführungsformen gebildet sein. Die metallhaltige Schicht 300 kann eine Metallschicht, eine Metallnitrid-Schicht oder eine Kombination davon enthalten. In einer Ausführungsform enthält die metallhaltige Schicht 300 ein Übergangsmetall, ein Übergangsmetallnitrid oder eine Kombination davon. Z. B. kann die metallhaltige Schicht 300 Titan (Ti), Titannitrid (TiN) oder eine Kombination davon enthalten. In einigen Ausführungsformen kann die metallhaltige Schicht 300 entweder Kobalt (Co), Nickel (Ni), Niobium (Nb), Ruthenium (Ru), Rhodium (Rh), Wolfram (W) und Rhenium (Re) oder ein Nitrid von einem dieser Metalle enthalten.
  • In der Operation 18 tempert das Verfahren 10 (1A) die Struktur 100, um über den Source/Drain-Merkmalen 160 Silicid 302 zu bilden. Die resultierende Struktur 100 wird in Fig, 2D gezeigt. Die Operation 18 kann z. B. bei einer geeigneten Temperatur über eine geeignete Dauer durchgeführt werden, um eine Reaktion zwischen der metallhaltigen Schicht 300 und den Halbleiter-Materialien in den Source/Drain-Merkmalen 160 zu verursachen und dabei das Silicid 302 zu bilden. Wenn die metallhaltige Schicht 300 z. B. Titan enthält, kann die Operation 18 ein rasches thermisches Tempern (RTA) bei ungefähr 700° C bis 800° C über 1 Sekunde bis 240 Sekunden enthalten, um TiSi und/oder TiSi2 zu bilden. Der Abschnitt der metallhaltigen Schicht 300 an einer Bodenfläche der Löcher 242 kann in verschiedenen Ausführungsformen vollständig oder teilweise in das Silicid 302 umgewandelt sein. Die Operation 18 kann RTA, Millisekunden-Tempern (MSA) oder sonstige Tempertechniken verwenden.
  • In der Operation 20 scheidet das Verfahren 10 (1A) eine andere metallhaltige Schicht 304 ab, um den verbleibenden Platz der Löcher 242 aufzufüllen. Unter Bezugnahme auf 2E wird die metallhaltige Schicht 304 über dem Silicid 302 und über der metallhaltigen Schicht 300 abgeschieden. In dieser Ausführungsform ist die metallhaltige Schicht 304 ebenfalls über dem Abschnitt der metallhaltigen Schicht 300 auf der dielektrischen Schicht 240 abgeschieden. Die metallhaltige Schicht 304 kann W, Co, Ru, sonstige Metalle, Metallnitride, wie z. B. TiN, Titanaluminium-Nitrid (TiAlN), Wolframnitrid (WN), Tantalnitrid (TaN) oder Kombinationen davon enthalten. Die metallhaltigen Schichten 304 können durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet sein.
  • In der Operation 22 führt das Verfahren 10 (1A) einen CMP-Prozess durch, um die metallhaltige Schicht 304 teilweise zu entfernen (oder zu verdünnen) und die dielektrische Schicht 240 freizulegen. Die dielektrische Schicht 240 kann ebenfalls durch das CMP-Verfahren teilweise entfernt werden. Die resultierende Struktur 100 wird in Fig, 2F gezeigt. In diesem Fertigungsstadium ist die obere Fläche der Struktur 100 im Wesentlichen eben. Allerdings können auf der oberen Fläche der dielektrischen Schicht 240 einige Metallrückstände (oder Partikel) auftauchen. Weiterhin können einige Metallrückstände von der metallhaltigen Schicht 300 auf der oberen Fläche der metallhaltigen Schicht 304 auftauchen. Da diese Metallrückstände Übergangsmetall(e) enthalten können, die mit Sauerstoff sehr reaktiv sind, wenn sie nicht entfernt werden, könnten sie mit Sauerstoffelementen in der dielektrischen Schicht 240 oder anderen dielektrischen Schichten reagieren, die oben auf den Schichten 240 und 306 abgeschieden sind, um Herstellungsfehler zu verursachen.
  • Bei Operation 24 bringt das Verfahren 10 (1B) eine erste Chemikalie 305 zum Aussparen der dielektrischen Schicht 240 auf. Im Ergebnis erstrecken sich ein oberer Abschnitt der metallhaltigen Schicht 300 und ein oberer Abschnitt der metallhaltigen Schicht 304 oberhalb der dielektrischen Schicht 240, wie in 2G gezeigt. In einer Ausführungsform enthält die Chemikalie 305 verdünnte Flusssäure (HF) in einer niedrigen Konzentration. Z. B. kann die verdünnte Flusssäure eine Konzentration an Fluorwasserstoff (HF) in entionisiertem Wasser (DI) von ungefähr 0,1 % oder niedriger aufweisen. Die verdünnte Flusssäure bei einer derartigen Konzentration kann die dielektrische Schicht 240 (die in einem Beispiel primär Siliziumdioxid ist) verdünnen, reagiert jedoch nicht gut mit den metallhaltigen Schichten 300 und 304. In einer anderen Ausführungsform enthält die Chemikalie 305 verdünnte Salzsäure (HCl) (oder Chloran) in einer niedrigen Konzentration. Z. B. kann die verdünnte Salzsäure eine Konzentration an Chlorwasserstoff (HCl) in entionisiertem Wasser (DI) von ungefähr 0,1 % oder niedriger aufweisen. Die Operation 24 kann in einigen Ausführungsformen ebenfalls einige der Metallrückstände auf der Oberseite der dielektrischen Schicht 240 entfernen. Die dielektrische Schicht 240 kann um einige Nanometer, wie z. B. um ungefähr 2 nm, ausgespart sein. Die Tiefe der Aussparung wird durch die Konzentration der ersten Chemikalie 305, die Dauer der Operation 24 und sonstige Faktoren bestimmt. Z. B. kann die Operation 24 eine verdünnte Flusssäure mit einer Konzentration von 0,1 % über ungefähr 6 bis 18 Sekunden aufbringen, um die dielektrische Schicht 240 um ungefähr 1 bis 5 nm zu verdünnen. In einigen Ausführungsformen wird die Tiefe der Verdünnung gesteuert, um weniger als 5 nm zu betragen, um einen zu starken Verlust der dielektrischen Schicht 240 zu vermeiden.
  • Bei Operation 26 wendet das Verfahren 10 (1B) eine zweite Chemikalie 307 auf dem freigelegten oberen Abschnitt der metallhaltigen Schicht 300 auf und wandelt sie in ein Metallbauteil 308 um. Die resultierende Struktur 100 wird in den Fig, 2H und 2I gezeigt. Die zweite Chemikalie 307 ist dazu bestimmt, den freigelegten oberen Abschnitt der metallhaltigen Schicht 300 in ein stabiles Metallbauteil 308 umzuwandeln und dabei die dielektrische Schicht 240 nicht erheblich zu verdünnen. In dieser Ausführungsform enthält die zweite Chemikalie 307 ein Fluorid- oder Chlorid-Bauteil und der Metallbauteil 308 enthält jeweils ein Metallfluorid oder ein Metallchlorid. In Ausführungsformen, in denen Metallrückstände auf der oberen Fläche der dielektrischen Schicht 240 vorhanden sind, wandelt die zweite Chemikalie 307 solche Metallrückstände ebenfalls in stabile Metallbauteile, wie z. B. Metallfluorid oder Metallchlorid, um. Die Chemikalie 307 kann ebenfalls mit der metallhaltigen Schicht 304 reagieren, um einige Metall-Bauteile auf der oberen Fläche der metallhaltigen Schicht 304 zu produzieren. Solche Metallbauteile werden in nachfolgenden Prozessen entfernt (z. B. beim Ätzen einer Durchgangskontaktierung, die über der metallhaltigen Schicht 304 wie in 3B gezeigt ausgehöhlt ist).
  • In einer Ausführungsform weist die zweite Chemikalie 307 dieselben Bestandteile auf wie die erste Chemikalie 305, jedoch mit einer höheren Chemikalienkonzentration. Die niedrigere Konzentration an der Chemikalie 305 ist derart ausgelegt, dass die Chemikalie 305 die dielektrische Schicht 204 verdünnen kann (z. B. primär Siliziumdioxid aufweist), jedoch nicht gut mit der metallhaltigen Schicht 300 reagiert (z. B. ein Übergangsmetall oder ein Übergangsmetall-Nitrid aufweist). Die höhere Konzentration an der Chemikalie 307 ist dazu bestimmt, gut mit der metallhaltigen Schicht 300 zu reagieren.
  • Z. B. können die Chemikalien 305 und 307 verdünnte Flusssäure sein, doch die Chemikalie 307 weist eine höhere HF-Konzentration in DI-Wasser auf als die Chemikalie 305. Z. B. kann die HF-Konzentration in DI-Wasser für die Chemikalie 307 mindestens 10 mal höher sein als die für die Chemikalie 305. In mindestens einem Beispiel beträgt die HF-Konzentration in DI-Wasser für die Chemikalie 307 ungefähr 1 % oder mehr, während die HF-Konzentration in DI-Wasser für die Chemikalie 305 ungefähr 0,1 % oder weniger beträgt. Eine verdünnte Flusssäure mit einer Konzentration von 1 % oder mehr reagiert gut mit der metallhaltigen Schicht 300. Allerdings ätzt sie auch die dielektrische Schicht 240. Um einen zu starken Verlust der dielektrischen Schicht 240 zu vermeiden, ist die HF-Konzentration in DI-Wasser für die Chemikalie 307 in einigen Ausführungsformen dazu bestimmt, ungefähr 1 % bis 2 % zu betragen. In diesen Beispielen enthält das Metallbauteil 308 ein Metallfluorid. Wenn die metallhaltige Schicht 300 z. B. Titan enthält, enthält der Metallbauteil 308 Titanfluorid (z. B. TiF3).
  • In einem anderen Beispiel können sowohl die Chemikalien 305 als auch 307 verdünnte Flusssäure sein, doch die Chemikalie 307 weist eine höhere HF-Konzentration in DI-Wasser auf als die Chemikalie 305. Z. B. kann die HCl-Konzentration in DI-Wasser für die Chemikalie 307 mindestens 10 mal höher sein als die für die Chemikalie 305. In mindestens einem Beispiel beträgt die HCl-Konzentration in DI-Wasser für die Chemikalie 307 ungefähr 1 % oder mehr (wie z. B. 1 % bis 2 %), während die HCl-Konzentration in DI-Wasser für die Chemikalie 305 ungefähr 0,1 % oder weniger beträgt. In diesen Beispielen enthält das Metallbauteil 308 ein Metallchlorid. Wenn die metallhaltige Schicht 300 z. B. Titan enthält, enthält der Metallbauteil 308 Titanfluorid (z. B. TiCl3).
  • In einer anderen Ausführungsform weisen die beiden Chemikalien 305 und 307 unterschiedliche Bestandteile auf, wobei die Chemikalie 305 dazu bestimmt ist, eine höhere Ätz-Selektivität (höhere Ätzrate) auf der dielektrischen Schicht 240 als auf der metallhaltigen Schicht 300 aufzuweisen, während die Chemikalie 307 dazu bestimmt ist, eine höhere Ätzselektivität auf der metallhaltigen Schicht 300 als auf der dielektrischen Schicht 240 aufzuweisen. Z. B. kann die Chemikalie 305 eine verdünnte HF-Säure in einer niedrigen Konzentration, wie z. B. 0.1 % oder niedriger, sein, und die Chemikalie 307 kann eine verdünnte HCl-Säure in einer höheren Konzentration sein, wie z. B. 1 % oder höher (wie z. B. ungefähr 1 % oder 2 %). In diesem Beispiel reagiert die Chemikalie 305 nicht gut mit der metallhaltigen Schicht 300, ätzt jedoch immer noch wirksam die dielektrische Schicht 240. Gleichzeitig reagiert die Chemikalie 307 gut mit der metallhaltigen Schicht 300, ätzt jedoch immer noch leicht die dielektrische Schicht 240. In diesem Beispiel enthält das Metallbauteil 308 ein Metallchlorid. Wenn die metallhaltige Schicht 300 z. B. Titan enthält, enthält der Metallbauteil 308 Titanfluorid (z. B. TiCl3).
  • 2I stellt eine teilweise Draufsicht des Bauelements 100 in seinem Herstellungsstadium dar. Wie gezeigt, umgibt das Metallbauteil 308 die metallhaltige Schicht 304. Sowohl das Metallbauteil 308 als auch die metallhaltige Schicht 304 weisen in diesem Beispiel eine allgemein abgerundete Form auf. Allerdings können sie in verschiedenen Ausführungsformen andere Formen aufweisen, wie z. B. eine allgemein rechteckige Form oder eine unregelmäßige Form. Das Metallbauteil 308 ist chemisch sehr stabil und reagiert nicht mit Sauerstoff. Die obere Fläche der dielektrischen Schicht 240 ist im Wesentlichen frei von jeglichen reaktiven Metallelementen, wie z. B. Übergangsmetallen oder Übergangsmetall-Nitriden. Dementsprechend entfernt das Verfahren 10 per Durchführen der Operationen 24 und 26 nach dem CMP-Prozess im Betrieb 22 wirksam jegliche reaktiven Metallelemente von der oberen Fläche der dielektrischen Schicht 240 und verhindert damit die oben besprochenen Metallverteilungs-Fehler. Weiterhin wird die Struktur, die die metallhaltigen Schichten 300 und 304 und das Metall-Bauteil 308 enthält, ein Source/Drain-Kontakt (oder Kontaktstecker) 310. Wie in 2H gezeigt, enthält ein unterer Abschnitt des Source/Drain-Kontakts 310 einen unteren Abschnitt der metallhaltigen Schicht 304, die von der metallhaltigen Schicht 300 umgeben ist, und ein oberer Abschnitt des Source/Drain-Kontakts 310 enthält einen oberen Abschnitt der metallhaltigen Schicht 304, die von dem Metall-Bauteil 308 umgeben ist. Der obere Abschnitt des Source/Drain-Kontakts 310 erstreckt sich über der oberen Fläche der dielektrischen Schicht 240. Der Source/Drain-Kontakt 310 ist direkt auf dem Silicid 302 angeordnet, der über dem Source/Drain-Merkmal 160 angeordnet ist.
  • Das Verfahren 10 kann den Bau der Interconnect-Struktur auf dem Bauelement 100 fortsetzen. Z. B. kann das Verfahren 10 Durchkontaktierungsstrukturen kreieren, die über den Source/Drain-Kontakten 310 angeordnet sind, indem die in den 1B und 1C gezeigten Operationen 28 bis 40 durchgeführt werden. Viele Aspekte der Operationen 28 bis 40 sind ähnlich den oben besprochenen Operationen 12 bis 26. Somit werden die Operationen 28 bis 40 nachstehend in Verbindung mit den 3A bis 3H kurz besprochen.
  • Bei der Operation 28 bildet das Verfahren 10 (1B) eine weitere dielektrische Schicht über der dielektrischen Schicht 240 und den Source/Drain-Kontakten 310. Die resultierende Struktur 100 wird in Fig, 3A gezeigt. Die dielektrische Schicht 400 kann dieselben oder ähnliche Materialien wie die dielektrische Schicht 240 aufweisen. In einer Ausführungsform kann die dielektrische Schicht 400 Siliziumoxid, Siliziumoxynitrid, TEOS-Oxid, ungedoptes Silikatglas oder gedoptes Siliziumoxid, wie z. B. BPSG, FSG, PSG, andere dielektrische niedrige k-Materialien und/oder sonstige geeignete dielektrische Materialien enthalten. Die dielektrische Schicht 400 kann durch PECVD, FCVD oder andere geeignete Verfahren gebildet sein. Die Bauelementstruktur 100 kann eine Kontaktätz-Stoppschicht (CESL-Schicht) zwischen der dielektrischen Schicht 400 und der dielektrischen Schicht 240 und den Source/Drain-Kontakten 310 enthalten. Die dielektrische Schicht 400 kann in einigen Ausführungsformen als ILD-2-Schicht bezeichnet sein.
  • Bei Operation 30 ätzt das Verfahren 10 (1B) Durchkontaktierungslöcher 402 in die dielektrische Schicht 400, um einige der leitfähigen Merkmale darunter freizulegen, wie z. B. die Source/Drain-Kontakte 310 und/oder die Gate-Strukturen 120. Die resultierende Struktur 100 wird in Fig, 3B gezeigt. Unter Bezugnahme auf 3B legen die Durchkontaktierungslöcher 402 die Source/Drain-Kontakte 310 zum Bilden von Source/Drain-Kontaktdurchkontaktierungen frei. Obwohl sie nicht gezeigt sind, können einige Durchkontaktierungslöcher 402 direkt oberhalb der Gate-Strukturen 120 geätzt sein, um Gate-Durchkontaktierungen zu bilden. Die Operation 30 ist ähnlich der oben besprochenen Operation 14. Z. B. kann die Operation 30 einen Fotolithographie-Prozess zum Bilden einer Ätzmaske und einen Ätzprozess zum Ätzen der dielektrischen Schicht 400 durch die Ätzmaske enthalten.
  • Bei der Operation 32 bildet das Verfahren 10 (1B) eine metallhaltige Schicht 404 in den Durchkontaktierungs-Löchern 402. Die resultierende Struktur 100 wird in 3C gezeigt. Unter Bezugnahme auf 3C ist die metallhaltige Schicht 404 ebenfalls auf der Bodenfläche und den Seitenwänden der Durchkontaktierungslöcher 402 sowie auf der oberen Fläche der dielektrischen Schicht 400 gebildet. Die metallhaltige Schicht 404 kann unter Verwenden von CVD, PVD, ALD oder sonstigen geeigneten Techniken gebildet sein und kann gebildet sein, um eine im Wesentlichen einheitliche Dicke (d. h. oberflächengetreu) in einigen Ausführungsformen oder nicht einheitliche Dicke in alternativen Ausführungsformen gebildet sein. Die metallhaltige Schicht 404 kann eine Metallschicht, eine Metallnitrid-Schicht oder eine Kombination davon enthalten. In einer Ausführungsform enthält die metallhaltige Schicht 404 ein Übergangsmetall, ein Übergangsmetallnitrid oder eine Kombination davon. Z. B. kann die metallhaltige Schicht 404 Tantal (Ta), Tantalnitrid (TaN) oder eine Kombination davon enthalten. Aspekte der Operation 32 sind ähnlich der der Operation 16.
  • Bei Operation 34 bildet das Verfahren 10 (1C) eine metallhaltige Schicht 406, um den verbleibenden Platz der Durchkontaktierungslöcher 402 aufzufüllen. Unter Bezugnahme auf 3D werden die metallhaltigen Schichten 406 über der metallhaltigen Schicht 404 abgeschieden. Die metallhaltigen Schichten 406 können Kupfer oder sonstige Metall, wie beispielsweise W, Co oder Ru enthalten; und können durch CVD, PVD, Plattieren und/oder andere geeignete Prozesse gebildet sein. Aspekte der Operation 34 sind ähnlich der der Operation 20.
  • Bei Operation 36 führt das Verfahren 10 (1C) einen CMP-Prozess durch, um die metallhaltige Schicht 406 teilweise zu entfernen (oder zu verdünnen) und die dielektrische Schicht 400 freizulegen. Die dielektrische Schicht 400 kann ebenfalls durch das CMP-Verfahren teilweise entfernt werden. Die resultierende Struktur 100 wird in Fig, 3E gezeigt. Aspekte der Operation 36 sind ähnlich der der Operation 22. In diesem Fertigungsstadium ist die obere Fläche der Struktur 100 im Wesentlichen eben. Allerdings können auf der Oberseite der dielektrischen Schicht 400 einige Metallrückstände (oder Partikel) auftauchen. Da diese Metallrückstände Übergangsmetall(e) enthalten können, die mit Sauerstoff sehr reaktiv sind, wenn sie nicht entfernt werden, könnten sie mit Sauerstoffelementen in der dielektrischen Schicht 400 oder Schichten reagieren, die oben auf den Schichten 400 und 406 abgeschieden sind, um Herstellungsfehler zu verursachen.
  • Bei der Operation 38 bringt das Verfahren 10 (1C) eine dritte Chemikalie 405 zum Verdünnen der dielektrischen Schicht 400 auf. Im Ergebnis erstrecken sich ein oberer Abschnitt der metallhaltigen Schicht 404 und ein oberer Abschnitt der metallhaltigen Schicht 406 oberhalb der dielektrischen Schicht 400, wie in 3F gezeigt. Aspekte der Operation 38 sind ähnlich der der Operation 24. Die Chemikalie 405 kann dazu bestimmt sein, dieselbe oder ähnlich zu sein wie die oben besprochene Chemikalie 305. Z. B. kann die Chemikalie 405 verdünnte Flusssäure oder verdünnte Salzsäure in einer niedrigen Konzentration (wie z. B. ungefähr 0,1 % oder niedriger) enthalten.
  • Bei der Operation 40 wendet das Verfahren 10 (1C) eine vierte Chemikalie 407 auf dem freigelegten oberen Abschnitt der metallhaltigen Schicht 404 auf und wandelt sie in ein Metallbauteil 408 um. Die resultierende Struktur 100 wird in den Fig, 3G und 3H gezeigt. Aspekte der Operation 40 sind ähnlich der der Operation 26. Die Chemikalie 407 kann dazu bestimmt sein, dieselbe oder ähnlich zu sein wie die oben besprochene Chemikalie 307. Z. B. kann die Chemikalie 407 verdünnte Flusssäure oder verdünnte Salzsäure in einer vergleichsweise hohen Konzentration (wie z. B. ungefähr 1% oder höher oder ungefähr 1 % bis 2 %) enthalten. Der Metallbauteil 408 kann ein Metallfluorid oder ein Metallchlorid enthalten. Wenn die metallhaltige Schicht 404 z. B. Tantal enthält, kann der Metallbauteil 408 Tantalfluorid (z. B. TaCl3) oder Tantalchlorid (z. B., TaCl3) enthalten.
  • In einer Ausführungsform kann die Chemikalie 405 eine verdünnte HF-Säure in einer niedrigen Konzentration, wie z. B. 0.1 % oder niedriger, sein, und die Chemikalie 407 kann eine verdünnte HCl-Säure in einer höheren Konzentration sein, wie z. B. 1 % oder höher (wie z. B. ungefähr 1 % oder 2 %). In diesem Beispiel reagiert die Chemikalie 405 nicht gut mit der metallhaltigen Schicht 404, ätzt jedoch immer noch wirksam die dielektrische Schicht 400. Gleichzeitig reagiert die Chemikalie 407 gut mit der metallhaltigen Schicht 404, ätzt jedoch immer noch etwas die dielektrische Schicht 400. In diesem Beispiel enthält das Metallbauteil 408 ein Metallchlorid, wie z. B. Tantalchlorid (e.g., TaCl3).
  • 3H stellt eine teilweise Draufsicht des Bauelements 100 in seinem Herstellungsstadium dar. Wie gezeigt, umgibt das Metallbauteil 408 die metallhaltige Schicht 406. Sowohl das Metallbauteil 408 als auch die metallhaltige Schicht 406 weisen in diesem Beispiel eine allgemein abgerundete Form auf. Allerdings können sie in verschiedenen Ausführungsformen andere Formen aufweisen, wie z. B. eine allgemein rechteckige Form oder eine unregelmäßige Form. Das Metallbauteil 408 ist chemisch sehr stabil und reagiert nicht mit Sauerstoff. Die obere Fläche der dielektrischen Schicht 400 ist im Wesentlichen frei von jeglichen reaktiven Metallelementen, wie z. B. Übergangsmetallen oder Übergangsmetall-Nitriden. Dementsprechend entfernt das Verfahren 10 per Durchführen der Operationen 38 und 40 nach dem CMP-Prozess im Betrieb 36 wirksam jegliche reaktiven Metallelemente von der Fläche der dielektrischen Schicht 400 und verhindert damit die oben besprochenen Metallverteilungs-Fehler. Weiterhin wird die Struktur, die die metallhaltigen Schichten 404 und 406 und das Metall-Bauteil 408 enthält, eine Source/Drain-Kontaktdurchkontaktierung 410. Wie in 3G gezeigt, enthält ein unterer Abschnitt der Source/Drain-Kontaktdurchkontaktierung 410 einen unteren Abschnitt der metallhaltigen Schicht 406, die von der metallhaltigen Schicht 404 umgeben ist, und ein oberer Abschnitt der Source/Drain-Kontaktdurchkontaktierung 410 enthält einen oberen Abschnitt der metallhaltigen Schicht 406, die von dem Metall-Bauteil 408 umgeben ist. Der obere Abschnitt der Source/Drain-Kontaktdurchkontaktierung 410 erstreckt sich über der oberen Fläche der dielektrischen Schicht 400. Obwohl dies nicht gezeigt wird, kann die Bauelementstruktur 100 Gate-Durchkontaktierungen enthalten, die über den Gate-Strukturen 120 angeordnet und elektrisch daran angeschlossen sind, wo die Gate-Durchkontaktierungen eine ähnliche Struktur aufweisen wie die Source/Drain-Kontaktdurchkontaktierungen 410.
  • Bei Operation 42 führt das Verfahren 10 (1C) weitere Prozesse zum Abschließen der Herstellung des Bauelements 100 durch. Z. B. kann das Verfahren 10 Drähte bilden, die die Source/Drain-Kontaktdurchkontaktierungen 410 und die Gate-Durchkontaktierungen anschließen und die obigen Operationen wiederholen, um Interconnect-Strukturen auf einer höheren Ebene zu bilden.
  • Obwohl dies nicht als Einschränkung bestimmt ist, stellen eine oder mehrere Ausführungsform(en) dieser Offenbarung viele Vorteile eines Halbleiter-Bauteils und dessen Bildung bereit. Z. B. stellen Ausführungsformen dieser Offenbarung Verfahren zum Entfernen von Metallrückständen von dielektrischen Schichten durch einen zweischrittigen Reinigungs- (oder Ätz-)Prozess bereit. Der Reinigungsprozess wandelt reaktive Metallrückstände in stabile Metallbauteile um, um Metallverteilungs-Herstellungsfehler zu verhindern. Weitere Ausführungsformen dieser Offenbarung können problemlos in bestehende Halbleiter-Herstellungsprozesse aufgenommen werden.
  • In einem Aspekt ist diese Offenbarung auf ein Verfahren gerichtet. Das Verfahren enthält das Empfangen einer Struktur mit einem Substrat, einem leitfähigen Merkmal über dem Substrat und einer dielektrischen Schicht über dem leitfähigen Merkmal und dem Substrat. Das Verfahren enthält weiterhin das Bilden eines Lochs in der dielektrischen Schicht, wobei das Loch das leitfähige Merkmal freilegt; das Bilden einer ersten metallhaltigen Schicht mindestens auf Seitenwänden des Lochs; das Bilden einer zweiten metallhaltigen Schicht in dem Loch, das durch die erste metallhaltige Schicht umgeben ist, wobei die erste und die zweite metallhaltige Schicht unterschiedliche Materialien enthalten; das Aufbringen einer ersten Chemikalie zum Verdünnen der dielektrischen Schicht, was zu einem oberen Abschnitt der ersten metallhaltigen Schicht und einem oberen Abschnitt der zweiten metallhaltigen Schicht führt, die über der dielektrischen Schicht hervorstehen; und das Aufbringen einer zweiten Chemikalie mit Fluor oder Chlor auf dem oberen Abschnitt der ersten metallhaltigen Schicht, um den oberen Abschnitt der ersten metallhaltigen Schicht in ein Metallfluorid oder ein Metallchlorid umzuwandeln.
  • In einigen Ausführungsformen enthält die erste Chemikalie eine verdünnte Flusssäure (HF-Säure) und die zweite Chemikalie enthält eine verdünnte Salzsäure (HCl-Säure). In einer weiteren Ausführungsform weist die verdünnte Flusssäure eine HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder weniger auf und die verdünnte Salzsäure weist eine HCl-Konzentration in entionisiertem Wasser von ungefähr 1 % oder mehr auf.
  • In einer Ausführungsform enthält die erste metallhaltige Schicht ein Übergangsmetall, ein Übergangsmetallnitrid oder eine Kombination davon. In einer weiteren Ausführungsform enthält das Übergangsmetall oder das Übergangsmetall-Nitrid entweder Ti, Co, Ni, Nb, Ru, Rh, W oder Re.
  • In einer anderen Ausführungsform enthält das Bilden der zweiten metallhaltigen Schicht das Abscheiden der zweiten metallhaltigen Schicht über der dielektrischen Schicht. Das Verfahren enthält weiterhin das Aufbringen eines chemisch-mechanischen Planarisierungsprozesses (CMP-Prozesses) auf die zweite metallhaltige Schicht zum Freilegen der dielektrischen Schicht.
  • In einer Ausführungsform des Verfahrens enthält die erste Chemikalie eine verdünnte Flusssäure (HF-Säure) mit einer ersten HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder weniger und die zweite Chemikalie enthält eine weitere verdünnte HF-säure mit einer zweiten HF-Konzentration in entionisiertem Wasser und die zweite Konzentration ist mindestens 10 Mal höher als die erste Konzentration. In einer weiteren Ausführungsform beträgt die zweite Konzentration ungefähr 1 % bis 2 %.
  • In einer Ausführungsform enthält die dielektrische Schicht Siliziumoxid. In einer Ausführungsform, in der das leitfähige Merkmal einen gedopten Halbleiter enthält, enthält das Verfahren nach dem Bilden der ersten metallhaltigen Schicht weiterhin das Tempern der ersten metallhaltigen Schicht und das leitfähige Merkmal, um in ein Metallsilicid zwischen der ersten metallhaltigen Schicht und dem leitfähigen Merkmal zu resultieren.
  • In einem anderen Aspekt ist diese Offenbarung auf ein Verfahren gerichtet. Das Verfahren enthält das Empfangen einer Struktur mit einem Substrat, einem leitfähigen Merkmal über dem Substrat und einer dielektrischen Schicht über dem leitfähigen Merkmal und dem Substrat, wobei die dielektrische Schicht Siliziumoxid aufweist. Das Verfahren enthält weiterhin das Ätzen eines Lochs in die dielektrische Schicht, wobei das Loch das leitfähige Merkmal freilegt; das Abscheiden einer ersten metallhaltigen Schicht auf Boden und Seitenwänden des Lochs, wobei die erste metallhaltige Schicht ein Übergangsmetall oder ein Übergangsmetall-Nitrid aufweist; das Abscheiden einer zweiten metallhaltigen Schicht in dem Loch, über der ersten metallhaltigen Schicht und über der dielektrischen Schicht, wobei die erste und die zweite metallhaltige Schicht unterschiedliche Materialien enthalten; das Durchführen eines chemisch-mechanischen Planarisierungsprozesses (CMP-Prozesses) auf der zweiten metallhaltigen Schicht zum Freilegen der dielektrischen Schicht; das Aufbringen einer ersten Chemikalie zum Aussparen der dielektrischen Schicht, was zu einem oberen Abschnitt der ersten metallhaltigen Schicht und einem oberen Abschnitt der zweiten metallhaltigen Schicht führt, die über der dielektrischen Schicht hervorstehen; und das Aufbringen einer zweiten Chemikalie mit Fluor oder Chlor auf dem oberen Abschnitt der ersten metallhaltigen Schicht, um den oberen Abschnitt der ersten metallhaltigen Schicht in ein Übergangsmetallfluorid oder ein Übergangsmetallchlorid umzuwandeln.
  • In einer Ausführungsform des Verfahrens enthält die erste Chemikalie eine verdünnte Flusssäure (HF-Säure) und die zweite Chemikalie enthält eine verdünnte Salzsäure (HCl-Säure). In einer weiteren Ausführungsform weist die verdünnte HF-säure eine HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder niedriger auf und die verdünnte HCl-säure weist eine HCl-Konzentration in entionisiertem Wasser von ungefähr 1 % bis 2 % auf.
  • In anderen Ausführungsform des Verfahrens enthält die erste Chemikalie eine verdünnte Flusssäure (HF-Säure) mit einer ersten HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder niedriger und die zweite Chemikalie enthält eine weitere verdünnte HF-Säure mit einer zweiten HF-Konzentration in entionisiertem Wasser von ungefähr 1 % bis 2 %. In noch einer weiteren Ausführungsform enthält die erste metallhaltige Schicht entweder Ti, TiN, Ta oder TaN.
  • In noch einem anderen Aspekt ist diese Offenbarung auf eine Halbleiterstruktur gerichtet. Die Halbleiterstruktur enthält ein Substrat, ein leitfähiges Merkmal über dem Substrat; eine dielektrische Schicht über dem leitfähigen Merkmal und dem Substrat; und eine Struktur, die über dem leitfähigen Merkmal angeordnet ist und mindestens teilweise von der dielektrischen Schicht umgeben ist. Die Struktur enthält eine erste metallhaltige Schicht und eine zweite metallhaltige Schicht, die von der ersten metallhaltigen Schicht umgeben ist. Die erste und die zweite metallhaltige Schicht enthalten unterschiedliche Materialien. Ein unterer Abschnitt der ersten metallhaltigen Schicht enthält ein Übergangsmetall oder ein Übergangsmetall-Nitrid und ein oberer Abschnitt der ersten metallhaltigen Schicht enthält ein Übergangsmetall-Fluorid oder ein Übergangsmetall-Chlorid.
  • In einer Ausführungsform der Halbleiterstruktur enthält der untere Abschnitt der ersten metallhaltigen Schicht Titan oder Titannitrid und der obere Abschnitt der ersten metallhaltigen Schicht enthält Titanfluorid oder Titanchlorid. In einer anderen Ausführungsform der Halbleiterstruktur enthält der untere Abschnitt der ersten metallhaltigen Schicht Tantal oder Tantalnitrid und der obere Abschnitt der ersten metallhaltigen Schicht enthält Tantalfluorid oder Tantalchlorid.
  • In einer Ausführungsform enthält die erste metallhaltige Schicht Ti oder Ta und die zweite metallhaltige Schicht enthält W, Co, Ru oder Cu. In einer Ausführungsform enthält die Halbleiterstruktur weiterhin ein Metallsilicid zwischen dem leitfähigen Merkmal und der ersten metallhaltigen Schicht.
  • Die voranstehende Beschreibung behandelt mehrere Ausführungsformen derart, dass der Fachmann die Aspekte dieser Offenbarung besser verstehen kann. Der Fachmann wird verstehen, dass er diese Offenbarung problemlos als eine Grundlage zum Entwerfen oder Ändern anderer Prozesse und Strukturen zum Durchführen derselben Zwecke und/oder Erreichen derselben Vorteile der hierin eingeführten Ausführungsformen verwenden kann. Der Fachmann dürfte ebenfalls feststellen, dass derartige äquivalente Konstruktionen von der Idee und dem Umfang dieser Offenbarung nicht abweichen und dass er verschiedene Änderungen, Ersetzungen und Umbildungen daran vornehmen kann, ohne von der Idee und dem Umfang dieser Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62837860 [0001]

Claims (20)

  1. Verfahren umfassend: Empfangen einer Struktur, die ein Substrat, ein leitfähiges Merkmal über dem Substrat und eine dielektrische Schicht über dem leitfähigen Merkmal und dem Substrat aufweist. Bilden eines Lochs in der dielektrischen Schicht, wobei das Loch das leitfähige Merkmal freilegt; Bilden einer ersten metallhaltigen Schicht mindestens auf Seitenwänden des Lochs; Bilden einer zweiten metallhaltigen Schicht in dem Loch, die von der ersten metallhaltigen Schicht umgeben wird, wobei die erste metallhaltige Schicht und die zweite metallhaltige Schicht unterschiedliche Materialien enthalten; Aufbringen einer ersten Chemikalie zum Aussparen der dielektrischen Schicht, wodurch sich ein oberer Abschnitt der ersten metallhaltigen Schicht und ein oberer Abschnitt der zweiten metallhaltigen Schicht ergeben; und Aufbringen einer zweiten Chemikalie mit Fluor oder Chlor auf den oberen Abschnitt der ersten metallhaltigen Schicht, um den oberen Abschnitt der ersten metallhaltigen Schicht in ein Metallfluorid oder ein Metallchlorid umzuwandeln.
  2. Verfahren nach Anspruch 1, wobei die erste Chemikalie eine verdünnte Flusssäure (HF) enthält und die zweite Chemikalie eine verdünnte Salzsäure (HCl) enthält.
  3. Verfahren nach Anspruch 2, wobei die verdünnte Flusssäure eine HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder weniger aufweist, und wobei die verdünnte Salzsäure eine HCl-Konzentration in entionisiertem Wasser von ungefähr 1 % oder mehr aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste metallhaltige Schicht ein Übergangsmetall, ein Übergangsmetall-Nitrid oder eine Kombination hiervon enthält.
  5. Verfahren nach Anspruch 4, wobei das Übergangsmetall oder das Übergangsmetall-Nitrid eines von Ti, Co, Ni, Nb, Ru, Rh, W oder Re enthält.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bilden der zweiten metallhaltigen Schicht das Abscheiden der zweiten metallhaltigen Schicht über der dielektrischen Schicht umfasst, und das Verfahren ferner umfasst: Ausführen eines chemisch-mechanischen Planarisierungsprozesses (CMP-Prozesses) an der zweiten metallhaltigen Schicht, um die dielektrische Schicht freizulegen.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Chemikalie eine verdünnte Flusssäure (HF) mit einer ersten HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder weniger aufweist, und wobei die zweite Chemikalie eine weitere verdünnte HF-Säure mit einer zweiten HF-Konzentration in entionisiertem Wasser aufweist, und die zweite Konzentration mindestens 10 Mal höher als die erste Konzentration ist.
  8. Verfahren nach Anspruch 7, wobei die zweite Konzentration ungefähr 1 % bis 2 % beträgt.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Schicht Siliziumoxid enthält.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das leitfähige Merkmal einen dotierten Halbleiter enthält, wobei das Verfahren ferner umfasst: nach dem Bilden der ersten metallhaltigen Schicht, Tempern der ersten metallhaltigen Schicht und des leitfähigen Merkmals, um ein Metallsilicid zwischen der ersten metallhaltigen Schicht und dem leitfähigen Merkmal zu erhalten.
  11. Verfahren umfassend: Empfangen einer Struktur, die ein Substrat, ein leitfähiges Merkmal über dem Substrat und eine dielektrische Schicht über dem leitfähigen Merkmal und dem Substrat aufweist, wobei die dielektrische Schicht Siliziumoxid aufweist; Ätzen eines Lochs in die dielektrische Schicht, wobei das Loch das leitfähige Merkmal freilegt; Abscheiden einer ersten metallhaltigen Schicht auf Boden und Seitenwänden des Lochs, wobei die erste metallhaltige Schicht ein Übergangsmetall oder ein Übergangsmetall-Nitrid aufweist; Abscheiden einer zweiten metallhaltigen Schicht in dem Loch über der ersten metallhaltigen Schicht und über der dielektrischen Schicht, wobei die erste metallhaltige Schicht und die zweite metallhaltige Schicht voneinander verschiedene Materialien enthalten; Durchführen eines chemisch-mechanischen Planarisierungsprozesses (CMP) auf der zweiten metallhaltigen Schicht, um die dielektrische Schicht freizulegen; Aufbringen einer ersten Chemikalie zum Aussparen der dielektrischen Schicht, wodurch sich ein oberer Abschnitt der ersten metallhaltigen Schicht und ein oberer Abschnitt der zweiten metallhaltigen Schicht ergeben; und Aufbringen einer zweiten Chemikalie mit Fluor oder Chlor auf den oberen Abschnitt der ersten metallhaltigen Schicht, um den oberen Abschnitt der ersten metallhaltigen Schicht in ein Übergangsmetall-Fluorid oder ein Übergangsmetall-Chlorid umzuwandeln.
  12. Verfahren nach Anspruch 11, wobei die erste Chemikalie eine verdünnte Flusssäure (HF) enthält und die zweite Chemikalie eine verdünnte Salzsäure (HCl) enthält.
  13. Verfahren nach Anspruch 12, wobei die verdünnte HF-Säure eine HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder weniger aufweist, und wobei die verdünnte HCl-Säure eine HCl-Konzentration in entionisiertem Wasser von ungefähr 1 % bis 2 % aufweist.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei die erste Chemikalie eine verdünnte Flusssäure (HF) mit einer ersten HF-Konzentration in entionisiertem Wasser von ungefähr 0,1 % oder niedriger aufweist, und die zweite Chemikalie eine weitere verdünnte HF-Säure mit einer zweiten HF-Konzentration in entionisiertem Wasser von ungefähr 1 % bis 2 % aufweist.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, wobei die erste metallhaltige Schicht Ti, TiN Ta oder TaN enthält
  16. Halbleiterstruktur aufweisend: ein Substrat, ein leitfähiges Merkmal über dem Substrat; eine dielektrische Schicht über dem leitfähigen Merkmal und dem Substrat; und eine Struktur, die über dem leitfähigen Merkmal angeordnet und mindestens teilweise von der dielektrischen Schicht umgeben ist, wobei die Struktur eine erste metallhaltige Schicht und eine zweite metallhaltige Schicht aufweist, die von der ersten metallhaltigen Schicht umgeben ist, wobei die erste metallhaltige Schicht und die zweite metallhaltige Schicht voneinander verschiedene Materialien enthalten, wobei ein unterer Abschnitt der ersten metallhaltigen Schicht ein Übergangsmetall oder ein Übergangsmetall-Nitrid enthält, und ein oberer Abschnitt der ersten metallhaltigen Schicht ein Übergangsmetall-Fluorid oder ein Übergangsmetall-Chlorid enthält.
  17. Halbleiterstruktur nach Anspruch 16, wobei der untere Abschnitt der ersten metallhaltigen Schicht Titan oder Titannitrid enthält, und der obere Abschnitt der ersten metallhaltigen Schicht Titanfluorid oder Titanchlorid enthält.
  18. Halbleiter-Struktur nach Anspruch 16, wobei der untere Abschnitt der ersten metallhaltigen Schicht Tantal oder Tantalnitrid enthält, und der obere Abschnitt der ersten metallhaltigen Schicht Tantalfluorid oder Tantalchlorid enthält.
  19. Halbleiterstruktur nach einem der vorhergehenden Ansprüche 16 bis 18, wobei die erste metallhaltige Schicht Ti oder Ta enthält, und die zweite metallhaltige Schicht W, Co, Ru oder Cu enthält
  20. Halbleiterstruktur nach einem der vorhergehenden Ansprüche 16 bis 19, ferner aufweisend: ein Metallsilicid zwischen dem leitfähigen Merkmal und der ersten metallhaltigen Schicht.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US20220278209A1 (en) * 2021-03-01 2022-09-01 Sandisk Technologies Llc High voltage field effect transistors with metal-insulator-semiconductor contacts and method of making the same

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124780A (en) 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
US6114254A (en) 1996-10-15 2000-09-05 Micron Technology, Inc. Method for removing contaminants from a semiconductor wafer
DE69928146T2 (de) 1998-01-28 2006-08-03 Interuniversitair Microelektronica Centrum Vzw Metallisierungsstruktur auf einem fluorhaltigen Dielektrikum und Herstellungsverfahren dafür
US6140233A (en) * 1998-06-25 2000-10-31 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor devices, etching compositions for manufacturing semiconductor devices, and semiconductor devices thereby
JP2000260768A (ja) 1999-03-05 2000-09-22 Nec Corp 半導体装置の製造方法
KR100360396B1 (ko) * 1999-08-05 2002-11-13 삼성전자 주식회사 반도체소자의 콘택 구조체 형성방법
KR100477816B1 (ko) * 2002-12-30 2005-03-22 주식회사 하이닉스반도체 반도체 소자의 티타늄 실리사이드 콘택 형성 방법
KR100671564B1 (ko) 2004-12-23 2007-01-19 동부일렉트로닉스 주식회사 콘택홀을 이용한 반도체 소자의 실리사이드 형성 방법
KR100591162B1 (ko) 2004-12-29 2006-06-19 동부일렉트로닉스 주식회사 반도체 소자의 콘택홀 세정 방법
KR20060108436A (ko) * 2005-04-13 2006-10-18 매그나칩 반도체 유한회사 반도체 소자 세정용 조성물 및 이를 이용한 반도체 소자의세정 방법
US7671355B2 (en) 2008-03-24 2010-03-02 United Microelectronics Corp. Method of fabricating a phase change memory and phase change memory
US20100244252A1 (en) 2009-03-31 2010-09-30 Jezewski Christopher J Self Forming Metal Fluoride Barriers for Fluorinated Low-K Dielectrics
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9209272B2 (en) 2013-09-11 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Oxidation and etching post metal gate CMP
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10825724B2 (en) 2014-04-25 2020-11-03 Taiwan Semiconductor Manufacturing Company Metal contact structure and method of forming the same in a semiconductor device
US9337316B2 (en) 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
US9299803B2 (en) 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9721896B2 (en) * 2015-09-11 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure, fabricating method thereof, and semiconductor device using the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9892930B1 (en) * 2016-09-20 2018-02-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10242908B2 (en) * 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10522642B2 (en) 2016-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Co. Ltd. Semiconductor device with air-spacer
KR102379192B1 (ko) 2017-03-10 2022-03-29 삼성디스플레이 주식회사 표시 장치
US11469139B2 (en) * 2019-09-20 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-up formation of contact plugs
US20220102138A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect Structure for Semiconductor Devices

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