JP2000260768A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000260768A JP2000260768A JP11057947A JP5794799A JP2000260768A JP 2000260768 A JP2000260768 A JP 2000260768A JP 11057947 A JP11057947 A JP 11057947A JP 5794799 A JP5794799 A JP 5794799A JP 2000260768 A JP2000260768 A JP 2000260768A
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal
- layer
- insulating film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
-
- A—HUMAN NECESSITIES
- A23—FOODS OR FOODSTUFFS; TREATMENT THEREOF, NOT COVERED BY OTHER CLASSES
- A23N—MACHINES OR APPARATUS FOR TREATING HARVESTED FRUIT, VEGETABLES OR FLOWER BULBS IN BULK, NOT OTHERWISE PROVIDED FOR; PEELING VEGETABLES OR FRUIT IN BULK; APPARATUS FOR PREPARING ANIMAL FEEDING- STUFFS
- A23N12/00—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts
- A23N12/02—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts for washing or blanching
- A23N12/023—Machines for cleaning, blanching, drying or roasting fruits or vegetables, e.g. coffee, cocoa, nuts for washing or blanching for washing potatoes, apples or similarly shaped vegetables or fruit
-
- A—HUMAN NECESSITIES
- A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
- A47J—KITCHEN EQUIPMENT; COFFEE MILLS; SPICE MILLS; APPARATUS FOR MAKING BEVERAGES
- A47J43/00—Implements for preparing or holding food, not provided for in other groups of this subclass
- A47J43/24—Devices for washing vegetables or the like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B08—CLEANING
- B08B—CLEANING IN GENERAL; PREVENTION OF FOULING IN GENERAL
- B08B2203/00—Details of cleaning machines or methods involving the use or presence of liquid or steam
- B08B2203/005—Details of cleaning machines or methods involving the use or presence of liquid or steam the liquid being ozonated
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Food Science & Technology (AREA)
- Manufacturing & Machinery (AREA)
- Polymers & Plastics (AREA)
- Chemical & Material Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Mechanical Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【課題】メタルＣＭＰで起こる問題（スクラッチの発
生、エロージョンの発生）及び追加で酸化膜ＣＭＰ行な
う場合に起こる問題（工程数・コストの増大、スクラッ
チの発生、ウェハー内でのばらつき）を解決することが
できる半導体装置の製造方法の提供。 【解決手段】金属配線（図２の１）が配設された第１の
絶縁膜（図２の２）の上層に第２の絶縁膜（図２の３）
及び犠牲膜（図２の４）を積層し、金属配線と導通を取
るためのプラグ孔を形成後、全面に堆積した金属膜をメ
タルＣＭＰを用いてエッチバックするに際して、犠牲膜
をメタルＣＭＰのエッチングストッパとして用い、メタ
ルＣＭＰ終了後にスクラッチ（図２の８）の発生した犠
牲層を除去することによって、第２の絶縁膜の損傷を防
止する。
生、エロージョンの発生）及び追加で酸化膜ＣＭＰ行な
う場合に起こる問題（工程数・コストの増大、スクラッ
チの発生、ウェハー内でのばらつき）を解決することが
できる半導体装置の製造方法の提供。 【解決手段】金属配線（図２の１）が配設された第１の
絶縁膜（図２の２）の上層に第２の絶縁膜（図２の３）
及び犠牲膜（図２の４）を積層し、金属配線と導通を取
るためのプラグ孔を形成後、全面に堆積した金属膜をメ
タルＣＭＰを用いてエッチバックするに際して、犠牲膜
をメタルＣＭＰのエッチングストッパとして用い、メタ
ルＣＭＰ終了後にスクラッチ（図２の８）の発生した犠
牲層を除去することによって、第２の絶縁膜の損傷を防
止する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、メタルＣＭＰ（Chemical Mechanical
Polishing：化学的機械研磨法）による金属のプラグ孔
形成において好適とされる半導体装置の製造方法に関す
る。
法に関し、特に、メタルＣＭＰ（Chemical Mechanical
Polishing：化学的機械研磨法）による金属のプラグ孔
形成において好適とされる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体集積回路の製造工程において、層
間膜等の平坦化プロセスにＣＭＰ技術が多く用いられて
いる。それは、半導体集積回路のデザインルールの縮小
化に伴い、微細なパターンを形成するための光露光技術
では短波長化で露光マージンが小さくなるため、半導体
集積回路の完全平坦化技術が必要になってきたからであ
る。
間膜等の平坦化プロセスにＣＭＰ技術が多く用いられて
いる。それは、半導体集積回路のデザインルールの縮小
化に伴い、微細なパターンを形成するための光露光技術
では短波長化で露光マージンが小さくなるため、半導体
集積回路の完全平坦化技術が必要になってきたからであ
る。
【０００３】さらに、その技術は層間膜の平坦化のみな
らず、デバイスのプラグに埋め込んだタングステン、ア
ルミ、銅などの金属膜を研磨するメタルＣＭＰに応用す
ることにより、従来のエッチバック法に比べ高い品質の
デバイスが形成できることが可能となった。また、メタ
ル配線をＣＭＰにより形成するダマシン法、メタルプラ
グとメタル配線の金属膜を同時に埋め込みメタルＣＭＰ
を行なうデュアルダマシン法にも適用され、今後の高性
能半導体デバイス作製には必須のプロセスとなってい
る。
らず、デバイスのプラグに埋め込んだタングステン、ア
ルミ、銅などの金属膜を研磨するメタルＣＭＰに応用す
ることにより、従来のエッチバック法に比べ高い品質の
デバイスが形成できることが可能となった。また、メタ
ル配線をＣＭＰにより形成するダマシン法、メタルプラ
グとメタル配線の金属膜を同時に埋め込みメタルＣＭＰ
を行なうデュアルダマシン法にも適用され、今後の高性
能半導体デバイス作製には必須のプロセスとなってい
る。
【０００４】
【発明が解決しようとする課題】しかし、上述したメタ
ルＣＭＰには、スクラッチとエロージョンという２つの
大きな問題点がある。まず、スクラッチの問題を説明す
るために、図９及び図１０に示す従来のプラグ形成プロ
セスについて説明する。
ルＣＭＰには、スクラッチとエロージョンという２つの
大きな問題点がある。まず、スクラッチの問題を説明す
るために、図９及び図１０に示す従来のプラグ形成プロ
セスについて説明する。
【０００５】従来のプラグ形成プロセスは、図９（ａ）
に示すように、所定のパターニングにより形成された金
属配線１を含む第１の絶縁膜２上に、第２の絶縁膜３を
堆積する。公知のリソグラフィー技術及びドライエッチ
ング技術によりパターニングを行ない、図９（ｂ）のよ
うに第２の絶縁膜３にプラグ孔５を開孔する。そのプラ
グ孔５にチタンや窒化チタン等のバリアメタル７及びタ
ングステンやアルミや銅からなるメタル層６を堆積する
（図１０（ｃ）参照）。
に示すように、所定のパターニングにより形成された金
属配線１を含む第１の絶縁膜２上に、第２の絶縁膜３を
堆積する。公知のリソグラフィー技術及びドライエッチ
ング技術によりパターニングを行ない、図９（ｂ）のよ
うに第２の絶縁膜３にプラグ孔５を開孔する。そのプラ
グ孔５にチタンや窒化チタン等のバリアメタル７及びタ
ングステンやアルミや銅からなるメタル層６を堆積する
（図１０（ｃ）参照）。
【０００６】その後、図１０（ｄ）に示すように、メタ
ル層に比べて絶縁膜の研磨レートが遅い研磨剤を用いメ
タルＣＭＰを行なう。一般的にはその研磨剤はアルミナ
やシリカ等からなる砥粒と、ヨウ化カリウム水溶液や過
酸化水素水等からなる酸化剤が含まれており、さらにｐ
Ｈや粘度等が調整されている。その調整により、メタル
層の研磨レートに比べ絶縁膜の研磨レートを遅くするこ
とが可能となる。そのため第２の絶縁膜３がメタルＣＭ
Ｐでのストッパーとして働く。
ル層に比べて絶縁膜の研磨レートが遅い研磨剤を用いメ
タルＣＭＰを行なう。一般的にはその研磨剤はアルミナ
やシリカ等からなる砥粒と、ヨウ化カリウム水溶液や過
酸化水素水等からなる酸化剤が含まれており、さらにｐ
Ｈや粘度等が調整されている。その調整により、メタル
層の研磨レートに比べ絶縁膜の研磨レートを遅くするこ
とが可能となる。そのため第２の絶縁膜３がメタルＣＭ
Ｐでのストッパーとして働く。
【０００７】ＣＭＰでは平均粒径０．１〜１μｍ程度の
砥粒が含まれ、かつ化学作用を促す添加剤の加えられた
研磨剤を滴下しつつ、ポリウレタン等の材料からなる研
磨パッドと呼ばれる材料にウェハーを押し当てることに
より研磨を行なう。添加剤による化学的な力とウェハー
と砥粒との摩擦による物理的な力とにより、ウェハー表
面の研磨を行なっていると考えられている。
砥粒が含まれ、かつ化学作用を促す添加剤の加えられた
研磨剤を滴下しつつ、ポリウレタン等の材料からなる研
磨パッドと呼ばれる材料にウェハーを押し当てることに
より研磨を行なう。添加剤による化学的な力とウェハー
と砥粒との摩擦による物理的な力とにより、ウェハー表
面の研磨を行なっていると考えられている。
【０００８】砥粒がウェハー表面に押し当てられること
から、必然的に第２の絶縁膜３上に多数のスクラッチ８
が発生する。メタルを被研磨膜として研磨を行なうメタ
ルＣＭＰ用研磨剤の場合、酸化膜を被研磨膜として研磨
を行なう酸化膜用研磨剤に比べて一般に砥粒の粒径が大
きい。そのため、メタルＣＭＰ用研磨剤で研磨した場合
のスクラッチ１１の数は、酸化膜ＣＭＰ用研磨剤で研磨
した場合のウェハー表面に発生する数より多い。スクラ
ッチ８が存在すると第２の絶縁膜３上に配線を形成した
際に配線間のショート・断線が起こる可能性が高く、ウ
ェハーの良品率が落ちる。
から、必然的に第２の絶縁膜３上に多数のスクラッチ８
が発生する。メタルを被研磨膜として研磨を行なうメタ
ルＣＭＰ用研磨剤の場合、酸化膜を被研磨膜として研磨
を行なう酸化膜用研磨剤に比べて一般に砥粒の粒径が大
きい。そのため、メタルＣＭＰ用研磨剤で研磨した場合
のスクラッチ１１の数は、酸化膜ＣＭＰ用研磨剤で研磨
した場合のウェハー表面に発生する数より多い。スクラ
ッチ８が存在すると第２の絶縁膜３上に配線を形成した
際に配線間のショート・断線が起こる可能性が高く、ウ
ェハーの良品率が落ちる。
【０００９】溝配線形成メタルＣＭＰ時のスクラッチ８
の場合、スクラッチ８上部に、上層に配置されるプラグ
孔の下部がなければスクラッチ８による影響がない。そ
のため溝配線形成メタルＣＭＰ時に発生したスクラッチ
８による影響は、配線が上層に配置されるプラグ形成メ
タルＣＭＰ時より少なくなる。しかし、確率はゼロでは
なく、スクラッチ８が全くない場合に比べてデバイスの
信頼性は低くなる。
の場合、スクラッチ８上部に、上層に配置されるプラグ
孔の下部がなければスクラッチ８による影響がない。そ
のため溝配線形成メタルＣＭＰ時に発生したスクラッチ
８による影響は、配線が上層に配置されるプラグ形成メ
タルＣＭＰ時より少なくなる。しかし、確率はゼロでは
なく、スクラッチ８が全くない場合に比べてデバイスの
信頼性は低くなる。
【００１０】このスクラッチの問題を解決するため、特
開平１０−１８９６０２号公報で書かれているように、
メタルＣＭＰを行なった後、酸化膜ＣＭＰを行なう方法
を用いれば、スクラッチ８の数を酸化膜ＣＭＰと同等に
することは可能である。ところが、酸化膜ＣＭＰを追加
する方法には次のような問題点がある。
開平１０−１８９６０２号公報で書かれているように、
メタルＣＭＰを行なった後、酸化膜ＣＭＰを行なう方法
を用いれば、スクラッチ８の数を酸化膜ＣＭＰと同等に
することは可能である。ところが、酸化膜ＣＭＰを追加
する方法には次のような問題点がある。
【００１１】第１に、追加酸化膜ＣＭＰはさらにもう１
回ＣＭＰ工程を行なうことと同じであり、工程数の増大
やコストの増大を招き、第２に、酸化膜ＣＭＰでもウェ
ハー表面にスクラッチは発生する。その数はメタルＣＭ
Ｐ後に比べれば少ないが皆無ではなく、そのため今後の
微細なデバイスにおいて、配線工程でのショートあるい
は断線といった問題は避けられない。
回ＣＭＰ工程を行なうことと同じであり、工程数の増大
やコストの増大を招き、第２に、酸化膜ＣＭＰでもウェ
ハー表面にスクラッチは発生する。その数はメタルＣＭ
Ｐ後に比べれば少ないが皆無ではなく、そのため今後の
微細なデバイスにおいて、配線工程でのショートあるい
は断線といった問題は避けられない。
【００１２】第３に、ＣＭＰプロセスは他のプロセスに
比べ表面欠陥（ゴミ）の発生レベルが高い。その理由
は、主に第１の問題として挙げたスクラッチや研磨剤で
使用する砥粒や金属元素がＣＭＰ後洗浄で完全に除去で
きないこと、などによる。従って、メタルＣＭＰ後に発
生したスクラッチを防止する手段として追加で酸化膜Ｃ
ＭＰを行なうのは最適な選択ではない。
比べ表面欠陥（ゴミ）の発生レベルが高い。その理由
は、主に第１の問題として挙げたスクラッチや研磨剤で
使用する砥粒や金属元素がＣＭＰ後洗浄で完全に除去で
きないこと、などによる。従って、メタルＣＭＰ後に発
生したスクラッチを防止する手段として追加で酸化膜Ｃ
ＭＰを行なうのは最適な選択ではない。
【００１３】次に、メタルＣＭＰでの第２の問題である
エロージョン（erosion）について説明する。メタルＣ
ＭＰを行なう際、研磨量のウェハー面内ばらつきやパタ
ーン依存性が生じる。絶縁膜上にメタルが残っていると
金属配線同士がショートしてしまうため、最も研磨され
にくい部分が完全に除去されるように、メタル層６やバ
リアメタル７を過剰に研磨する必要がある。その際、メ
タルと比較して研磨レートは低いが絶縁膜も研磨され、
当然過剰に研磨した分、絶縁膜の膜厚も薄くなる。
エロージョン（erosion）について説明する。メタルＣ
ＭＰを行なう際、研磨量のウェハー面内ばらつきやパタ
ーン依存性が生じる。絶縁膜上にメタルが残っていると
金属配線同士がショートしてしまうため、最も研磨され
にくい部分が完全に除去されるように、メタル層６やバ
リアメタル７を過剰に研磨する必要がある。その際、メ
タルと比較して研磨レートは低いが絶縁膜も研磨され、
当然過剰に研磨した分、絶縁膜の膜厚も薄くなる。
【００１４】プラグや配線等が多く形成されている密パ
ターン領域１１の絶縁膜に加わる圧力は、プラグや配線
等がほとんど形成されていない疎パターン領域１２の絶
縁膜に加わる圧力よりも大きくなる。その原因はストッ
パーとなる絶縁膜の面積が影響するためである。そのた
め密パターン領域１１においては疎パターン領域１２に
比べて絶縁膜が大きく研磨される。このように密パター
ン領域１１で絶縁膜の膜厚が少なくなる現象をエロージ
ョンという（図１１参照）。このエロージョンが発生す
るとプラグ、配線及び絶縁膜の高さがばらつくために、
配線容量や配線抵抗ばらつきが生じ、デバイスの信頼性
が低下してしまう。
ターン領域１１の絶縁膜に加わる圧力は、プラグや配線
等がほとんど形成されていない疎パターン領域１２の絶
縁膜に加わる圧力よりも大きくなる。その原因はストッ
パーとなる絶縁膜の面積が影響するためである。そのた
め密パターン領域１１においては疎パターン領域１２に
比べて絶縁膜が大きく研磨される。このように密パター
ン領域１１で絶縁膜の膜厚が少なくなる現象をエロージ
ョンという（図１１参照）。このエロージョンが発生す
るとプラグ、配線及び絶縁膜の高さがばらつくために、
配線容量や配線抵抗ばらつきが生じ、デバイスの信頼性
が低下してしまう。
【００１５】さらに、ＣＭＰプロセス全体での問題とし
て、ウェハ面内でのばらつきが挙げられる。ＣＭＰプロ
セスでのばらつきは一般的に他の半導体製造プロセスで
のばらつきより大きいことが知られている。
て、ウェハ面内でのばらつきが挙げられる。ＣＭＰプロ
セスでのばらつきは一般的に他の半導体製造プロセスで
のばらつきより大きいことが知られている。
【００１６】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、メタルＣＭＰで起こる
問題（スクラッチの発生、エロージョンの発生）及び追
加で酸化膜ＣＭＰを行なう場合に起こる問題（工程数・
コストの増大、スクラッチの発生、ウェハー内でのばら
つき）を解決することができる半導体装置の製造方法を
提供することにある。
のであって、その主たる目的は、メタルＣＭＰで起こる
問題（スクラッチの発生、エロージョンの発生）及び追
加で酸化膜ＣＭＰを行なう場合に起こる問題（工程数・
コストの増大、スクラッチの発生、ウェハー内でのばら
つき）を解決することができる半導体装置の製造方法を
提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、基板に配設された
金属配線上層に絶縁膜を形成後、前記金属配線と導通を
取るためのプラグ孔を形成し、前記基板全面に堆積した
金属膜をメタルＣＭＰを用いてプラグ孔以外の部分を除
去することにより、前記プラグ孔内部を前記金属膜で埋
設する半導体装置の製造方法において、前記絶縁膜形成
後前記プラグ孔形成前に該絶縁膜上層に犠牲膜を形成
し、該犠牲膜をメタルＣＭＰのポリッシングストッパと
して用いた後、メタルＣＭＰにより損傷した該犠牲層を
除去するものである。
に、本発明は、第１の視点において、基板に配設された
金属配線上層に絶縁膜を形成後、前記金属配線と導通を
取るためのプラグ孔を形成し、前記基板全面に堆積した
金属膜をメタルＣＭＰを用いてプラグ孔以外の部分を除
去することにより、前記プラグ孔内部を前記金属膜で埋
設する半導体装置の製造方法において、前記絶縁膜形成
後前記プラグ孔形成前に該絶縁膜上層に犠牲膜を形成
し、該犠牲膜をメタルＣＭＰのポリッシングストッパと
して用いた後、メタルＣＭＰにより損傷した該犠牲層を
除去するものである。
【００１８】また、本発明の半導体装置の製造方法は、
第２の視点において、（ａ）基板上に第１の絶縁膜を形
成後、該第１の絶縁膜に金属配線を配設する工程と、
（ｂ）前記第１の絶縁膜及び前記金属配線上層に第２の
絶縁膜を形成する工程と、（ｃ）前記第２の絶縁膜上層
に犠牲層を形成する工程と、（ｄ）前記金属配線上部の
前記第２の絶縁膜及び前記犠牲層を除去し、前記金属配
線と導通を取るためのプラグ孔を形成する工程と、
（ｅ）前記基板全面にバリアメタル層及びメタル層をこ
の順で堆積する工程と、（ｆ）前記犠牲層をポリッシン
グストッパとして、前記バリアメタル層及び前記メタル
層をメタルＣＭＰによりプラグ孔以外の部分を除去し、
前記プラグ孔内部に金属を埋設する工程と、（ｇ）メタ
ルＣＭＰで損傷した前記犠牲層を除去する工程と、を含
むものである。
第２の視点において、（ａ）基板上に第１の絶縁膜を形
成後、該第１の絶縁膜に金属配線を配設する工程と、
（ｂ）前記第１の絶縁膜及び前記金属配線上層に第２の
絶縁膜を形成する工程と、（ｃ）前記第２の絶縁膜上層
に犠牲層を形成する工程と、（ｄ）前記金属配線上部の
前記第２の絶縁膜及び前記犠牲層を除去し、前記金属配
線と導通を取るためのプラグ孔を形成する工程と、
（ｅ）前記基板全面にバリアメタル層及びメタル層をこ
の順で堆積する工程と、（ｆ）前記犠牲層をポリッシン
グストッパとして、前記バリアメタル層及び前記メタル
層をメタルＣＭＰによりプラグ孔以外の部分を除去し、
前記プラグ孔内部に金属を埋設する工程と、（ｇ）メタ
ルＣＭＰで損傷した前記犠牲層を除去する工程と、を含
むものである。
【００１９】更に、本発明の半導体装置の製造方法は、
第３の視点において、（ａ）基板上に第１の絶縁膜を形
成後、該第１の絶縁膜に金属配線を配設する工程と、
（ｂ）前記第１の絶縁膜及び前記金属配線上層に第２の
絶縁膜を形成する工程と、（ｃ）前記金属配線上部の前
記第２の絶縁膜を除去し、前記金属配線と導通を取るた
めのプラグ孔を形成する工程と、（ｄ）前記基板全面に
バリアメタル層及びメタル層をこの順で堆積する工程
と、（ｅ）前記バリアメタル層をポリッシングストッパ
として、前記メタル層をメタルＣＭＰによりプラグ孔以
外の部分を除去し、前記プラグ孔内部に金属を埋設する
工程と、（ｆ）前記バリアメタル層のうち、メタルＣＭ
Ｐで損傷した、プラグ孔に埋め込まれていない部分を除
去する工程と、を含むものである。
第３の視点において、（ａ）基板上に第１の絶縁膜を形
成後、該第１の絶縁膜に金属配線を配設する工程と、
（ｂ）前記第１の絶縁膜及び前記金属配線上層に第２の
絶縁膜を形成する工程と、（ｃ）前記金属配線上部の前
記第２の絶縁膜を除去し、前記金属配線と導通を取るた
めのプラグ孔を形成する工程と、（ｄ）前記基板全面に
バリアメタル層及びメタル層をこの順で堆積する工程
と、（ｅ）前記バリアメタル層をポリッシングストッパ
として、前記メタル層をメタルＣＭＰによりプラグ孔以
外の部分を除去し、前記プラグ孔内部に金属を埋設する
工程と、（ｆ）前記バリアメタル層のうち、メタルＣＭ
Ｐで損傷した、プラグ孔に埋め込まれていない部分を除
去する工程と、を含むものである。
【００２０】
【発明の実施の形態】本発明に係る半導体装置の製造方
法は、その好ましい一実施の形態において、金属配線
（図２の１）が配設された第１の絶縁膜（図２の２）の
上層に第２の絶縁膜（図２の３）及び犠牲膜（図２の
４）を積層し、金属配線と導通を取るためのプラグ孔を
形成後、全面に堆積した金属膜をメタルＣＭＰを用いて
プラグ孔以外の部分を除去するに際して、犠牲膜をメタ
ルＣＭＰのポリッシングストッパとして用い、メタルＣ
ＭＰ終了後にスクラッチ（図２の８）の発生した犠牲層
を除去することによって、第２の絶縁膜の損傷を防止す
るものである。
法は、その好ましい一実施の形態において、金属配線
（図２の１）が配設された第１の絶縁膜（図２の２）の
上層に第２の絶縁膜（図２の３）及び犠牲膜（図２の
４）を積層し、金属配線と導通を取るためのプラグ孔を
形成後、全面に堆積した金属膜をメタルＣＭＰを用いて
プラグ孔以外の部分を除去するに際して、犠牲膜をメタ
ルＣＭＰのポリッシングストッパとして用い、メタルＣ
ＭＰ終了後にスクラッチ（図２の８）の発生した犠牲層
を除去することによって、第２の絶縁膜の損傷を防止す
るものである。
【００２１】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２２】［実施例１］まず、図１、図２及び図８を
参照して、本発明の第１の実施例に係る半導体装置の製
造方法について説明する。図１及び図２は、第１の実施
例に係る半導体装置の製造方法を模式的に説明するため
の工程断面図である。なお、図１（ａ）〜（ｃ）及び図
２（ｄ）〜（ｅ）は、一連の工程を示すものであり、作
図の都合上分図したものである。また、図８は、エロー
ジョンによって絶縁膜が不均一になる不具合の抑制効果
を説明するための断面図である。
参照して、本発明の第１の実施例に係る半導体装置の製
造方法について説明する。図１及び図２は、第１の実施
例に係る半導体装置の製造方法を模式的に説明するため
の工程断面図である。なお、図１（ａ）〜（ｃ）及び図
２（ｄ）〜（ｅ）は、一連の工程を示すものであり、作
図の都合上分図したものである。また、図８は、エロー
ジョンによって絶縁膜が不均一になる不具合の抑制効果
を説明するための断面図である。
【００２３】図１（ａ）に示すように、公知のリソグラ
フィ、成膜、エッチング技術により、例えば、タングス
テンからなる導電性の金属配線１及び酸化珪素膜（Ｓｉ
Ｏ2）からなる第１の絶縁膜２を形成し、その上に、例
えば、酸化珪素膜からなる膜厚５００ｎｍ程度の第２の
絶縁膜３と、例えば、窒化珪素膜（Ｓｉ3Ｎ4）からなる
膜厚５０ｎｍ程度の犠牲膜４を堆積する。
フィ、成膜、エッチング技術により、例えば、タングス
テンからなる導電性の金属配線１及び酸化珪素膜（Ｓｉ
Ｏ2）からなる第１の絶縁膜２を形成し、その上に、例
えば、酸化珪素膜からなる膜厚５００ｎｍ程度の第２の
絶縁膜３と、例えば、窒化珪素膜（Ｓｉ3Ｎ4）からなる
膜厚５０ｎｍ程度の犠牲膜４を堆積する。
【００２４】次に、図１（ｂ）に示すように、公知のリ
ソグラフィー技術とドライエッチング技術により所定の
パターニングを行ない、犠牲膜４と第２の絶縁膜３に、
例えば直径５００ｎｍ程度のプラグ孔５を形成し、プラ
グ孔５を埋め込むように、例えば、チタン又は窒化チタ
ンからなる膜厚３０ｎｍ程度のバリアメタル層７及び、
例えば、タングステンからなる厚さ６００ｎｍ程度のメ
タル層６を堆積する（図１（ｃ）参照）。
ソグラフィー技術とドライエッチング技術により所定の
パターニングを行ない、犠牲膜４と第２の絶縁膜３に、
例えば直径５００ｎｍ程度のプラグ孔５を形成し、プラ
グ孔５を埋め込むように、例えば、チタン又は窒化チタ
ンからなる膜厚３０ｎｍ程度のバリアメタル層７及び、
例えば、タングステンからなる厚さ６００ｎｍ程度のメ
タル層６を堆積する（図１（ｃ）参照）。
【００２５】次に、図２（ｄ）に示すように、犠牲膜４
をストッパーとしメタルＣＭＰを行なう。その際、犠牲
膜４表面にはスクラッチ８が発生するが、本実施例では
この犠牲膜４はエッチング技術を用いて除去するため
（図２（ｅ）参照）、スクラッチ８の発生は問題となら
ず、第２の絶縁膜３の損傷を防止することができ、スク
ラッチ８によるデバイス特性への影響をなくすことがで
きる。
をストッパーとしメタルＣＭＰを行なう。その際、犠牲
膜４表面にはスクラッチ８が発生するが、本実施例では
この犠牲膜４はエッチング技術を用いて除去するため
（図２（ｅ）参照）、スクラッチ８の発生は問題となら
ず、第２の絶縁膜３の損傷を防止することができ、スク
ラッチ８によるデバイス特性への影響をなくすことがで
きる。
【００２６】また、本実施例では、犠牲膜４を後の工程
で除去するため、図８に示すようにデバイスの層間膜厚
は均一になり、図１１に示す従来例のように、疎パター
ン１２に比べて密パターン領域１１が大きく研磨される
エロージョンという現象が発生しても形成されるデバイ
ス構造は変わらず、目標となるデバイス構造を容易に形
成することができる。同様に、ＣＭＰプロセスにおける
ウェハ面内の均一性が悪い場合にも、その影響を犠牲膜
４にて抑制できるため、形成されるデバイス構造は変わ
らず、目標となるデバイス構造を容易に形成することが
できる。
で除去するため、図８に示すようにデバイスの層間膜厚
は均一になり、図１１に示す従来例のように、疎パター
ン１２に比べて密パターン領域１１が大きく研磨される
エロージョンという現象が発生しても形成されるデバイ
ス構造は変わらず、目標となるデバイス構造を容易に形
成することができる。同様に、ＣＭＰプロセスにおける
ウェハ面内の均一性が悪い場合にも、その影響を犠牲膜
４にて抑制できるため、形成されるデバイス構造は変わ
らず、目標となるデバイス構造を容易に形成することが
できる。
【００２７】本実施例においては、導電性の金属配線１
やメタル層６の材料としてタングステン、バリアメタル
７の材料としてはチタン又は窒化チタンを用いている
が、その理由は、タングステンの電子の移動速度が速い
こと、アルミ等と比較してタングステンのカバレッジが
良いこと、及び、そのタングステンと絶縁膜の密着性が
悪く、その密着性の改善のためチタン及び窒化チタンか
らなるバリアメタル７が必要であるためであり、また、
バリアメタル７は接触抵抗を小さくする働きも有する。
やメタル層６の材料としてタングステン、バリアメタル
７の材料としてはチタン又は窒化チタンを用いている
が、その理由は、タングステンの電子の移動速度が速い
こと、アルミ等と比較してタングステンのカバレッジが
良いこと、及び、そのタングステンと絶縁膜の密着性が
悪く、その密着性の改善のためチタン及び窒化チタンか
らなるバリアメタル７が必要であるためであり、また、
バリアメタル７は接触抵抗を小さくする働きも有する。
【００２８】また、絶縁膜２及び絶縁膜３の材料として
は酸化珪素膜を用い、犠牲膜４の材料としては窒化珪素
膜を用いているが、その理由は、最後の工程において犠
牲膜４を除去する際に、リン酸を用い犠牲膜４を選択的
にエッチングできるからである。
は酸化珪素膜を用い、犠牲膜４の材料としては窒化珪素
膜を用いているが、その理由は、最後の工程において犠
牲膜４を除去する際に、リン酸を用い犠牲膜４を選択的
にエッチングできるからである。
【００２９】しかしながら、本実施例は上記材料に限定
されるものではなく、以下に示す材料及びエッチング方
法によっても同様の効果を得ることができる。
されるものではなく、以下に示す材料及びエッチング方
法によっても同様の効果を得ることができる。
【００３０】例えば、犠牲膜４の材料としては、窒化珪
素の他にＳｉＯＮ膜、ポリシリコン、アルミを用いるこ
ともでき、また、エッチング方法としては、窒化珪素膜
のエッチングをＣＨＦ3／Ｏ2を用いた異方性ドライエッ
チングで行う方法や、ＳｉＯＮ膜を硫酸と過酸化水素の
混合溶液（混合比４〜５：１）からなるエッチング液又
はＣＨＦ3／Ｏ2を用いた異方性ドライエッチングで行う
方法や、ポリシリコン膜をフッ酸と酢酸の混合溶液から
なるエッチング液又はＨＢｒガスを用いたドライエッチ
ングで行う方法や、アルミ膜を硝酸、酢酸、リン酸の混
合溶液からなるエッチング液又はＣｌ2ガスを用いたド
ライエッチングで行う方法を用いることもできる。
素の他にＳｉＯＮ膜、ポリシリコン、アルミを用いるこ
ともでき、また、エッチング方法としては、窒化珪素膜
のエッチングをＣＨＦ3／Ｏ2を用いた異方性ドライエッ
チングで行う方法や、ＳｉＯＮ膜を硫酸と過酸化水素の
混合溶液（混合比４〜５：１）からなるエッチング液又
はＣＨＦ3／Ｏ2を用いた異方性ドライエッチングで行う
方法や、ポリシリコン膜をフッ酸と酢酸の混合溶液から
なるエッチング液又はＨＢｒガスを用いたドライエッチ
ングで行う方法や、アルミ膜を硝酸、酢酸、リン酸の混
合溶液からなるエッチング液又はＣｌ2ガスを用いたド
ライエッチングで行う方法を用いることもできる。
【００３１】犠牲膜４の材料としてチタン又は窒化チタ
ンを用いた場合には、硫酸と過酸化水素の混合溶液（混
合比４〜５：１）からなるエッチング液で処理すること
も可能であり、また、メタル層６の材料としては、実施
例で示したタングステンの他に、アルミ、銅、又は２種
以上の金属の積層体、合金としても良い。
ンを用いた場合には、硫酸と過酸化水素の混合溶液（混
合比４〜５：１）からなるエッチング液で処理すること
も可能であり、また、メタル層６の材料としては、実施
例で示したタングステンの他に、アルミ、銅、又は２種
以上の金属の積層体、合金としても良い。
【００３２】更に、本実施例では、第１の絶縁膜２の上
面と金属配線１の上面が同一平面となっているが、どち
らか一方の上面が他方の上面より上部に位置していても
良く、第１の絶縁膜２が金属配線１を覆っていても良
い。また、本実施例では、金属配線１とプラグ孔５の幅
を図面上同じ幅にしているが、必ずしも同じである必要
はなく、プラグ孔５が金属配線１より小さくても良い
し、プラグ孔５が金属配線１より大きくても良い。
面と金属配線１の上面が同一平面となっているが、どち
らか一方の上面が他方の上面より上部に位置していても
良く、第１の絶縁膜２が金属配線１を覆っていても良
い。また、本実施例では、金属配線１とプラグ孔５の幅
を図面上同じ幅にしているが、必ずしも同じである必要
はなく、プラグ孔５が金属配線１より小さくても良い
し、プラグ孔５が金属配線１より大きくても良い。
【００３３】［実施例２］次に、図３及び図４を参照し
て、本発明の第２の実施例に係る半導体装置の製造方法
について説明する。図３及び図４は、第２の実施例に係
る半導体装置の製造方法を模式的に説明するための工程
断面図である。なお、図３（ａ）〜（ｃ）及び図４
（ｄ）〜（ｅ）は、一連の工程を示すものであり、作図
の都合上分図したものである。
て、本発明の第２の実施例に係る半導体装置の製造方法
について説明する。図３及び図４は、第２の実施例に係
る半導体装置の製造方法を模式的に説明するための工程
断面図である。なお、図３（ａ）〜（ｃ）及び図４
（ｄ）〜（ｅ）は、一連の工程を示すものであり、作図
の都合上分図したものである。
【００３４】図３（ａ）に示すように、公知のリソグラ
フィ、成膜、エッチング技術により、タングステンから
なる導電性の金属配線１、酸化珪素膜からなる第１の絶
縁膜２、第２の絶縁膜３を前記した第１の実施例と同様
に形成する。本実施例では、犠牲膜４としてバリアメタ
ル７を用いるため、別個に犠牲膜４を堆積する必要はな
い。
フィ、成膜、エッチング技術により、タングステンから
なる導電性の金属配線１、酸化珪素膜からなる第１の絶
縁膜２、第２の絶縁膜３を前記した第１の実施例と同様
に形成する。本実施例では、犠牲膜４としてバリアメタ
ル７を用いるため、別個に犠牲膜４を堆積する必要はな
い。
【００３５】次に、図３（ｂ）に示すように、公知のリ
ソグラフィー技術とドライエッチング技術により所定の
パターニングを行ない、第２の絶縁膜３に、例えば直径
５００ｎｍ程度のプラグ孔５を形成し、プラグ孔５を埋
め込むように、例えば、チタン又は窒化チタンからなる
膜厚３０ｎｍ程度のバリアメタル層７及び、例えば、タ
ングステンからなる厚さ６００ｎｍ程度のメタル層６を
堆積する（図３（ｃ）参照）。
ソグラフィー技術とドライエッチング技術により所定の
パターニングを行ない、第２の絶縁膜３に、例えば直径
５００ｎｍ程度のプラグ孔５を形成し、プラグ孔５を埋
め込むように、例えば、チタン又は窒化チタンからなる
膜厚３０ｎｍ程度のバリアメタル層７及び、例えば、タ
ングステンからなる厚さ６００ｎｍ程度のメタル層６を
堆積する（図３（ｃ）参照）。
【００３６】次に、図４（ｄ）に示すように、バリアメ
タル層７が露出するまでメタルＣＭＰを行なう。その
際、バリアメタル層７表面にはスクラッチ８が発生する
が、本実施例では、このバリアメタル層７はウェットエ
ッチング、又は、Ｃｌ2ガスを用いたドライエッチング
技術を用いて除去することを特徴としている。
タル層７が露出するまでメタルＣＭＰを行なう。その
際、バリアメタル層７表面にはスクラッチ８が発生する
が、本実施例では、このバリアメタル層７はウェットエ
ッチング、又は、Ｃｌ2ガスを用いたドライエッチング
技術を用いて除去することを特徴としている。
【００３７】このように、本実施例では、犠牲膜４とし
てバリアメタル７を利用し、メタルＣＭＰ後にスクラッ
チ８が発生したバリアメタル７を後の工程で除去するた
め、前記した第１の実施例と同様に、スクラッチ８によ
るデバイス特性への影響をなくすことができ、更に別個
に犠牲層４を形成する必要がないために、前記した第１
の実施例よりも工程を削減することができる。
てバリアメタル７を利用し、メタルＣＭＰ後にスクラッ
チ８が発生したバリアメタル７を後の工程で除去するた
め、前記した第１の実施例と同様に、スクラッチ８によ
るデバイス特性への影響をなくすことができ、更に別個
に犠牲層４を形成する必要がないために、前記した第１
の実施例よりも工程を削減することができる。
【００３８】なお、本実施例においても、前記した第１
の実施例と同様に、第１の絶縁膜２と金属配線１のどち
らか一方の上面が他方の上面より上部に位置していても
良く、また、金属配線１とプラグ孔５の幅は必ずしも同
じである必要はない。
の実施例と同様に、第１の絶縁膜２と金属配線１のどち
らか一方の上面が他方の上面より上部に位置していても
良く、また、金属配線１とプラグ孔５の幅は必ずしも同
じである必要はない。
【００３９】［実施例３］次に、図５及び図６を参照し
て、本発明の第３の実施例に係る半導体装置の製造方法
について説明する。図５及び図６は、第２の実施例に係
る半導体装置の製造方法を模式的に説明するための工程
断面図である。なお、図５（ａ）〜（ｃ）及び図６
（ｄ）〜（ｆ）は、一連の工程を示すものであり、作図
の都合上分図したものである。
て、本発明の第３の実施例に係る半導体装置の製造方法
について説明する。図５及び図６は、第２の実施例に係
る半導体装置の製造方法を模式的に説明するための工程
断面図である。なお、図５（ａ）〜（ｃ）及び図６
（ｄ）〜（ｆ）は、一連の工程を示すものであり、作図
の都合上分図したものである。
【００４０】図５に示すように、公知のリソグラフィ、
成膜、エッチング技術により、タングステンからなる導
電性の金属配線１、酸化珪素膜からなる第１の絶縁膜
２、第２の絶縁膜３、窒化珪素膜からなる膜厚５０ｎｍ
程度の犠牲膜４を、前記した第１の実施例と同様に形成
し、犠牲膜４及び第２の絶縁膜３に、直径５００ｎｍ程
度のプラグ孔５を形成し、プラグ孔５を埋め込ように、
チタン又は窒化チタンからなる膜厚３０ｎｍ程度のバリ
アメタル層７、厚さ６００ｎｍ程度のメタル層６を堆積
する。
成膜、エッチング技術により、タングステンからなる導
電性の金属配線１、酸化珪素膜からなる第１の絶縁膜
２、第２の絶縁膜３、窒化珪素膜からなる膜厚５０ｎｍ
程度の犠牲膜４を、前記した第１の実施例と同様に形成
し、犠牲膜４及び第２の絶縁膜３に、直径５００ｎｍ程
度のプラグ孔５を形成し、プラグ孔５を埋め込ように、
チタン又は窒化チタンからなる膜厚３０ｎｍ程度のバリ
アメタル層７、厚さ６００ｎｍ程度のメタル層６を堆積
する。
【００４１】次に、図６（ｄ）に示すように、犠牲膜４
をストッパーとしメタルＣＭＰを行なう。前記した第１
の実施例では、スクラッチ８が発生した犠牲膜４をエッ
チングにより除去するが、本実施例では、犠牲膜４のエ
ッチングに際して、メタル層６及びバリアメタル層７の
表面がエッチング又は変質することをすることを防ぐた
めに、メタル層６及びバリアメタル層７表面のみにフォ
トレジスト等の保護膜９を形成した後、犠牲膜４のエッ
チングを行うことを特徴としている。
をストッパーとしメタルＣＭＰを行なう。前記した第１
の実施例では、スクラッチ８が発生した犠牲膜４をエッ
チングにより除去するが、本実施例では、犠牲膜４のエ
ッチングに際して、メタル層６及びバリアメタル層７の
表面がエッチング又は変質することをすることを防ぐた
めに、メタル層６及びバリアメタル層７表面のみにフォ
トレジスト等の保護膜９を形成した後、犠牲膜４のエッ
チングを行うことを特徴としている。
【００４２】このように、本実施例では、メタルＣＭＰ
によってスクラッチ８が発生した犠牲膜４を除去する
際、メタル層６及びバリアメタル層７表面に保護膜９を
形成しているため、スクラッチ８によるデバイス特性へ
の影響をなくすとともに、メタル層６及びバリアメタル
層７を保護することができる。
によってスクラッチ８が発生した犠牲膜４を除去する
際、メタル層６及びバリアメタル層７表面に保護膜９を
形成しているため、スクラッチ８によるデバイス特性へ
の影響をなくすとともに、メタル層６及びバリアメタル
層７を保護することができる。
【００４３】なお、本実施例は上記材料に限定されるも
のではなく、前記した第１の実施例と同様に、他の材料
及びエッチング方法によっても同様の効果を得ることが
できる。また、第１の絶縁膜２と金属配線１は、どちら
か一方の上面が他方の上面より上部に位置していても良
く、また、金属配線１とプラグ孔５の幅は必ずしも同じ
である必要はない。
のではなく、前記した第１の実施例と同様に、他の材料
及びエッチング方法によっても同様の効果を得ることが
できる。また、第１の絶縁膜２と金属配線１は、どちら
か一方の上面が他方の上面より上部に位置していても良
く、また、金属配線１とプラグ孔５の幅は必ずしも同じ
である必要はない。
【００４４】［実施例４］次に、図７を参照して、本発
明の第４の実施例に係る半導体装置の製造方法について
説明する。図７は、第４の実施例に係る半導体装置の構
造を模式的に示す断面図である。なお製造方法に関して
は、基本的に前記した第１の実施例と同様である。
明の第４の実施例に係る半導体装置の製造方法について
説明する。図７は、第４の実施例に係る半導体装置の構
造を模式的に示す断面図である。なお製造方法に関して
は、基本的に前記した第１の実施例と同様である。
【００４５】本実施例では、第２の絶縁膜３と犠牲膜４
との間に第３の絶縁膜１０が挿入されていることを特徴
としており、例えば、第３の絶縁膜１０の材料としてＮ
ＳＧ膜を、犠牲膜４の材料としてＢＰＳＧ膜を用い、犠
牲膜４のエッチングをフッ酸とフッ化アンモニウムの混
合液からなるエッチング液を用いることによって、犠牲
膜４のエッチングの選択性を高めることができる。
との間に第３の絶縁膜１０が挿入されていることを特徴
としており、例えば、第３の絶縁膜１０の材料としてＮ
ＳＧ膜を、犠牲膜４の材料としてＢＰＳＧ膜を用い、犠
牲膜４のエッチングをフッ酸とフッ化アンモニウムの混
合液からなるエッチング液を用いることによって、犠牲
膜４のエッチングの選択性を高めることができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００４７】本発明の第１の効果は、メタルＣＭＰによ
り生じるスクラッチと呼ばれる傷を皆無にすることがで
きるということである。その理由は、絶縁膜上に犠牲層
を設け、メタルＣＭＰでスクラッチが形成された犠牲膜
をエッチングにより除去するからである。従って、ウェ
ハー内の半導体チップの歩留まりを向上させることがで
きる。
り生じるスクラッチと呼ばれる傷を皆無にすることがで
きるということである。その理由は、絶縁膜上に犠牲層
を設け、メタルＣＭＰでスクラッチが形成された犠牲膜
をエッチングにより除去するからである。従って、ウェ
ハー内の半導体チップの歩留まりを向上させることがで
きる。
【００４８】本発明の第２の効果は、高い信頼性が得ら
れることにある。その理由は、本発明では、ＣＭＰプロ
セスにより犠牲膜にエロージョンは発生するが、その犠
牲膜を後の工程で除去するため、デバイスの層間膜厚は
均一になり、目標となるデバイス構造を容易に形成で
き、従って従来のように疎パターンに比べて密パターン
領域が大きく研磨されるエロージョンという現象による
影響を抑制することができるからである。また、同様
に、ＣＭＰプロセスにおけるウェハ面内の均一性が悪い
場合にも、その影響を犠牲膜にて抑制できるため目標と
なるデバイス構造を容易に形成することができる。
れることにある。その理由は、本発明では、ＣＭＰプロ
セスにより犠牲膜にエロージョンは発生するが、その犠
牲膜を後の工程で除去するため、デバイスの層間膜厚は
均一になり、目標となるデバイス構造を容易に形成で
き、従って従来のように疎パターンに比べて密パターン
領域が大きく研磨されるエロージョンという現象による
影響を抑制することができるからである。また、同様
に、ＣＭＰプロセスにおけるウェハ面内の均一性が悪い
場合にも、その影響を犠牲膜にて抑制できるため目標と
なるデバイス構造を容易に形成することができる。
【００４９】本発明の第３の効果は、低コストで作製が
可能なことにある。その理由は、研磨剤や研磨パッドと
いった消耗部材のコストが高く、かつ、スループットが
低いＣＭＰプロセスに代えて、コストが安くスループッ
トの高い高生産性のエッチングプロセスを用いることが
できるからである。
可能なことにある。その理由は、研磨剤や研磨パッドと
いった消耗部材のコストが高く、かつ、スループットが
低いＣＭＰプロセスに代えて、コストが安くスループッ
トの高い高生産性のエッチングプロセスを用いることが
できるからである。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図３】本発明の第２の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図４】本発明の第２の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図５】本発明の第３の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図６】本発明の第３の実施例に係る半導体装置の製造
工程を模式的に示す工程断面図である。
工程を模式的に示す工程断面図である。
【図７】本発明の第４の実施例に係る半導体装置の構造
を示す断面図である。
を示す断面図である。
【図８】本発明におけるエロージョン防止効果を説明す
るための断面図である。
るための断面図である。
【図９】従来の半導体装置の製造工程を示す工程断面図
である。
である。
【図１０】従来の半導体装置の製造工程を示す工程断面
図である。
図である。
【図１１】従来の半導体装置の製造工程で発生するエロ
ージョンを説明するための断面図である。
ージョンを説明するための断面図である。
１ 金属配線 ２ 第１の絶縁膜 ３ 第２の絶縁膜 ４ 犠牲膜 ５ プラグ孔 ６ メタル層 ７ バリアメタル ８ スクラッチ ９ 保護膜 １０ 第３の絶縁膜 １１ 密パターン領域 １２ 疎パターン領域
フロントページの続き Ｆターム(参考） 5F033 JJ18 JJ19 JJ33 KK19 NN06 NN07 QQ07 QQ08 QQ09 QQ10 QQ15 QQ16 QQ20 QQ37 QQ48 QQ49 RR04 RR06 RR08 RR09 RR15 TT02 XX01 XX33 5F043 AA10 AA24 AA35 AA37 BB03 BB16 BB23 BB25 DD15 DD16 DD30 FF01 FF07 GG03 GG10
Claims (19)
- 【請求項１】基板に配設された金属配線上層に絶縁膜を
形成後、前記金属配線と導通を取るためのプラグ孔を形
成し、前記基板全面に堆積した金属膜をメタルＣＭＰを
用いてプラグ孔以外の部分を除去することにより、前記
プラグ孔内部を前記金属膜で埋設する半導体装置の製造
方法において、 前記絶縁膜形成後前記プラグ孔形成前に該絶縁膜上層に
犠牲膜を形成し、該犠牲膜をメタルＣＭＰのポリッシン
グストッパとして用いた後、メタルＣＭＰにより損傷し
た該犠牲層を除去することを特徴とする半導体装置の製
造方法。 - 【請求項２】（ａ）基板上に第１の絶縁膜を形成後、該
第１の絶縁膜に金属配線を配設する工程と、 （ｂ）前記第１の絶縁膜及び前記金属配線上層に第２の
絶縁膜を形成する工程と、 （ｃ）前記第２の絶縁膜上層に犠牲層を形成する工程
と、 （ｄ）前記金属配線上部の前記第２の絶縁膜及び前記犠
牲層を除去し、前記金属配線と導通を取るためのプラグ
孔を形成する工程と、 （ｅ）前記基板全面にバリアメタル層及びメタル層をこ
の順で堆積する工程と、 （ｆ）前記犠牲層をボリッシングストッパとして、前記
バリアメタル層及び前記メタル層をメタルＣＭＰにより
プラグ孔以外の部分を除去し、前記プラグ孔内部に金属
を埋設する工程と、 （ｇ）メタルＣＭＰで損傷した前記犠牲層を除去する工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】前記犠牲層を除去するに際し、前記プラグ
孔上部の前記バリアメタル層及び前記メタル層表面に保
護膜を形成する、ことを特徴とする請求項２記載の半導
体装置の製造方法。 - 【請求項４】（ａ）基板上に第１の絶縁膜を形成後、該
第１の絶縁膜に金属配線を配設する工程と、 （ｂ）前記第１の絶縁膜及び前記金属配線上層に第２の
絶縁膜を形成する工程と、 （ｃ）前記金属配線上部の前記第２の絶縁膜を除去し、
前記金属配線と導通を取るためのプラグ孔を形成する工
程と、 （ｄ）前記基板全面にバリアメタル層及びメタル層をこ
の順で堆積する工程と、 （ｅ）前記バリアメタル層をポリッシングストッパとし
て、前記メタル層をメタルＣＭＰによりプラグ孔以外の
部分を除去し、前記プラグ孔内部に金属を埋設する工程
と、 （ｆ）前記バリアメタル層のうち、メタルＣＭＰで損傷
した、プラグ孔に埋め込まれていない部分を除去する工
程と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】前記犠牲層が窒化珪素からなり、該犠牲層
をリン酸で除去することを特徴とする請求項２又は３に
記載の半導体装置の製造方法。 - 【請求項６】前記犠牲層が窒化珪素からなり、該犠牲層
をＣＨＦ3／Ｏ2を用いた異方性ドライエッチングで除去
することを特徴とする請求項２又は３に記載の半導体装
置の製造方法。 - 【請求項７】前記犠牲層がＳｉＯＮからなり、該犠牲層
を硫酸と過酸化水素の混合溶液（混合比４〜５：１）か
らなるエッチング液で除去することを特徴とする請求項
２又は３に記載の半導体装置の製造方法。 - 【請求項８】前記犠牲層がＳｉＯＮからなり、該犠牲層
をＣＨＦ3／Ｏ2を用いた異方性ドライエッチングで除去
することを特徴とする請求項２又は３に記載の半導体装
置の製造方法。 - 【請求項９】前記犠牲層がポリシリコン膜からなり、該
犠牲層をフッ酸と酢酸の混合溶液からなるエッチング液
で除去することを特徴とする請求項２又は３に記載の半
導体装置の製造方法。 - 【請求項１０】前記犠牲層がポリシリコン膜からなり、
該犠牲層をＨＢｒガスを用いたドライエッチングで除去
することを特徴とする請求項２又は３に記載の半導体装
置の製造方法。 - 【請求項１１】前記犠牲層がアルミ膜からなり、該犠牲
層を硝酸、酢酸、リン酸の混合溶液からなるエッチング
液で除去することを特徴とする請求項２又は３に記載の
半導体装置の製造方法。 - 【請求項１２】前記犠牲層がアルミ膜からなり、該犠牲
層をＣｌ2ガスを用いたドライエッチングで除去するこ
とを特徴とする請求項２又は３に記載の半導体装置の製
造方法。 - 【請求項１３】前記バリアメタル層がチタン又は窒化チ
タンからなり、該バリアメタル層を硫酸と過酸化水素の
混合溶液（混合比４〜５：１）からなるエッチング液で
除去することを特徴とする請求項４記載の半導体装置の
製造方法。 - 【請求項１４】前記第２の絶縁膜が２種以上の絶縁膜の
積層体からなる、ことを特徴とする請求項２乃至１３の
いずれか一に記載の半導体装置の製造方法。 - 【請求項１５】前記第２の絶縁膜が酸化珪素膜とＮＳＧ
膜とをこの順に積層した積層体からなる、ことを特徴と
する請求項２乃至１３のいずれか一に記載の半導体装置
の製造方法。 - 【請求項１６】前記第２の絶縁膜が酸化珪素膜とＮＳＧ
膜とをこの順に積層した積層体からなり、前記犠牲膜が
ＢＰＳＧ膜からなる、ことを特徴とする請求項２又は３
に記載の半導体装置の製造方法。 - 【請求項１７】前記メタル層がタングステン、アルミニ
ウム又は銅のいずれかからなる、ことを特徴とする請求
項２乃至１６のいずれか一に記載の半導体装置の製造方
法。 - 【請求項１８】前記メタル層が２種以上の金属の積層膜
からなることを特徴とする請求項２乃至１６のいずれか
一に記載の半導体装置の製造方法。 - 【請求項１９】前記メタル層が２種以上の金属の合金か
らなることを特徴とする請求項２乃至１６のいずれか一
に記載の半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057947A JP2000260768A (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
| CA002299813A CA2299813A1 (en) | 1999-03-05 | 2000-03-01 | Method for manufacturing semiconductor device capable of avoiding flaws and erosion caused by metal cmp process |
| CN00103033A CN1266278A (zh) | 1999-03-05 | 2000-03-01 | 一种半导体器件的生产方法 |
| TW089103734A TW463266B (en) | 1999-03-05 | 2000-03-01 | Method for manufacturing semiconductor device capable of avoiding flaws and erosion caused by metal CMP process |
| KR1020000010489A KR100330024B1 (ko) | 1999-03-05 | 2000-03-02 | 금속ｃｍｐ공정에 의한 균열과 부식을 방지할 수 있는반도체소자의 제조방법 |
| EP00104654A EP1039530A3 (en) | 1999-03-05 | 2000-03-03 | Method for manufacturing semiconductor device capable of avoiding flaws and erosion caused by metal chemical-mechanical polishing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11057947A JP2000260768A (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260768A true JP2000260768A (ja) | 2000-09-22 |
Family
ID=13070241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11057947A Pending JP2000260768A (ja) | 1999-03-05 | 1999-03-05 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP1039530A3 (ja) |
| JP (1) | JP2000260768A (ja) |
| KR (1) | KR100330024B1 (ja) |
| CN (1) | CN1266278A (ja) |
| CA (1) | CA2299813A1 (ja) |
| TW (1) | TW463266B (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077917A (ja) * | 2001-09-04 | 2003-03-14 | Sony Corp | 配線の形成方法 |
| KR100595141B1 (ko) | 2004-12-31 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 화학적 기계적 연마 공정에서 유발된 표면 긁힘을제거하기 위한 반도체 소자의 제조 방법 |
| KR100840475B1 (ko) | 2006-12-05 | 2008-06-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
| JP2009253245A (ja) * | 2008-04-11 | 2009-10-29 | Spansion Llc | 半導体装置の製造方法 |
| US7612359B2 (en) | 2003-12-12 | 2009-11-03 | Samsung Electronics Co., Ltd. | Microelectronic devices using sacrificial layers and structures fabricated by same |
| JP2012015540A (ja) * | 2011-09-01 | 2012-01-19 | Spansion Llc | 半導体装置 |
| JP2014060428A (ja) * | 2013-11-13 | 2014-04-03 | Spansion Llc | 半導体装置及び半導体装置の製造方法 |
| JP2014143225A (ja) * | 2013-01-22 | 2014-08-07 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
| JP2014531763A (ja) * | 2011-09-27 | 2014-11-27 | チップワークス， インコーポレイテッドＣｈｉｐｗｏｒｋｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 異なるエッチングレートに基づくｐチャネル又はｎチャネルデバイスの区別についての方法 |
| JP2017066386A (ja) * | 2015-10-02 | 2017-04-06 | ユービーマテリアルズ インコーポレイテッド | スラリー及びこれを用いた基板の研磨方法 |
| CN112864310A (zh) * | 2019-11-26 | 2021-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11967568B2 (en) | 2021-09-17 | 2024-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103227146A (zh) * | 2013-04-08 | 2013-07-31 | 上海华力微电子有限公司 | 一种制备钨通孔的方法 |
| CN107978519A (zh) * | 2017-11-16 | 2018-05-01 | 长江存储科技有限责任公司 | 三维nand中的金属钨栅的制造方法 |
| US11232943B2 (en) | 2019-04-24 | 2022-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and structure for semiconductor interconnect |
| CN111863712B (zh) * | 2019-04-24 | 2024-07-16 | 台湾积体电路制造股份有限公司 | 半导体结构和形成半导体结构的方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63128648A (ja) * | 1986-11-18 | 1988-06-01 | Seiko Epson Corp | 半導体装置 |
| JP3005230B2 (ja) * | 1989-06-10 | 2000-01-31 | ソニー株式会社 | チタン系材料のドライエッチング方法 |
| US5225034A (en) * | 1992-06-04 | 1993-07-06 | Micron Technology, Inc. | Method of chemical mechanical polishing predominantly copper containing metal layers in semiconductor processing |
| US5371047A (en) * | 1992-10-30 | 1994-12-06 | International Business Machines Corporation | Chip interconnection having a breathable etch stop layer |
| US5614765A (en) * | 1995-06-07 | 1997-03-25 | Advanced Micro Devices, Inc. | Self aligned via dual damascene |
| US5777370A (en) * | 1996-06-12 | 1998-07-07 | Advanced Micro Devices, Inc. | Trench isolation of field effect transistors |
| US5776833A (en) * | 1996-09-04 | 1998-07-07 | Mosel Vitelic Inc. | Method for forming metal plug |
| US5854140A (en) * | 1996-12-13 | 1998-12-29 | Siemens Aktiengesellschaft | Method of making an aluminum contact |
-
1999
- 1999-03-05 JP JP11057947A patent/JP2000260768A/ja active Pending
-
2000
- 2000-03-01 CN CN00103033A patent/CN1266278A/zh active Pending
- 2000-03-01 CA CA002299813A patent/CA2299813A1/en not_active Abandoned
- 2000-03-01 TW TW089103734A patent/TW463266B/zh not_active IP Right Cessation
- 2000-03-02 KR KR1020000010489A patent/KR100330024B1/ko not_active IP Right Cessation
- 2000-03-03 EP EP00104654A patent/EP1039530A3/en not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003077917A (ja) * | 2001-09-04 | 2003-03-14 | Sony Corp | 配線の形成方法 |
| US7612359B2 (en) | 2003-12-12 | 2009-11-03 | Samsung Electronics Co., Ltd. | Microelectronic devices using sacrificial layers and structures fabricated by same |
| KR100595141B1 (ko) | 2004-12-31 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 화학적 기계적 연마 공정에서 유발된 표면 긁힘을제거하기 위한 반도체 소자의 제조 방법 |
| KR100840475B1 (ko) | 2006-12-05 | 2008-06-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속배선 형성방법 |
| JP2009253245A (ja) * | 2008-04-11 | 2009-10-29 | Spansion Llc | 半導体装置の製造方法 |
| JP2012015540A (ja) * | 2011-09-01 | 2012-01-19 | Spansion Llc | 半導体装置 |
| JP2014531763A (ja) * | 2011-09-27 | 2014-11-27 | チップワークス， インコーポレイテッドＣｈｉｐｗｏｒｋｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 異なるエッチングレートに基づくｐチャネル又はｎチャネルデバイスの区別についての方法 |
| JP2014143225A (ja) * | 2013-01-22 | 2014-08-07 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
| JP2014060428A (ja) * | 2013-11-13 | 2014-04-03 | Spansion Llc | 半導体装置及び半導体装置の製造方法 |
| JP2017066386A (ja) * | 2015-10-02 | 2017-04-06 | ユービーマテリアルズ インコーポレイテッド | スラリー及びこれを用いた基板の研磨方法 |
| CN112864310A (zh) * | 2019-11-26 | 2021-05-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112864310B (zh) * | 2019-11-26 | 2023-09-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US11967568B2 (en) | 2021-09-17 | 2024-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1039530A2 (en) | 2000-09-27 |
| CA2299813A1 (en) | 2000-09-05 |
| KR100330024B1 (ko) | 2002-03-27 |
| TW463266B (en) | 2001-11-11 |
| EP1039530A3 (en) | 2000-10-25 |
| KR20000071404A (ko) | 2000-11-25 |
| CN1266278A (zh) | 2000-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6350694B1 (en) | Reducing CMP scratch, dishing and erosion by post CMP etch back method for low-k materials | |
| US6908829B2 (en) | Method of forming an air gap intermetal layer dielectric (ILD) by utilizing a dielectric material to bridge underlying metal lines | |
| US6268283B1 (en) | Method for forming dual damascene structure | |
| KR100233349B1 (ko) | 금속 패턴 형성 방법 | |
| JP2000260768A (ja) | 半導体装置の製造方法 | |
| KR100641502B1 (ko) | 반도체 소자 제조시 듀얼 다마신 공정을 이용한 콘텍형성방법 | |
| TW201913762A (zh) | 半導體裝置的形成方法與半導體裝置 | |
| JPH0745616A (ja) | 半導体装置の製造方法 | |
| KR100282240B1 (ko) | 화학적기계연마법,화학적기계연마법에사용하는연마제및반도체장치의제조방법 | |
| JP2001308097A (ja) | 半導体装置およびその製造方法 | |
| KR100350111B1 (ko) | 반도체 장치의 배선 및 이의 제조 방법 | |
| JP3386438B2 (ja) | 二次元波形構造の製造方法 | |
| US6280644B1 (en) | Method of planarizing a surface on an integrated circuit | |
| JP2002359244A (ja) | 半導体装置の製造方法 | |
| KR100256055B1 (ko) | 평탄화 개선을 위한 반도체 장치 제조 방법 | |
| JP3000935B2 (ja) | 半導体装置の製造方法 | |
| KR100327580B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| US20020109229A1 (en) | Semiconductor device with improved metal interconnection and method for forming the metal interconnection | |
| KR100909174B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| KR100560307B1 (ko) | 반도체 소자 제조방법 | |
| JP5125743B2 (ja) | 半導体装置の製造方法 | |
| JPH11186274A (ja) | デュアル・ダマスク技術 | |
| KR100223914B1 (ko) | 다층배선 형성방법 | |
| JP2002343794A (ja) | 埋め込み配線の形成方法 | |
| KR100574645B1 (ko) | 텅스텐 플러그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020625 |