CN112864310A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 129
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 124
- 230000004888 barrier function Effects 0.000 claims abstract description 122
- 239000004020 conductor Substances 0.000 claims abstract description 115
- 230000005291 magnetic effect Effects 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000008569 process Effects 0.000 claims description 91
- 238000009792 diffusion process Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 31
- 239000000126 substance Substances 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 238000007517 polishing process Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 238000011049 filling Methods 0.000 claims description 4
- 230000009286 beneficial effect Effects 0.000 abstract description 20
- 239000010410 layer Substances 0.000 description 525
- 230000015572 biosynthetic process Effects 0.000 description 18
- 239000003989 dielectric material Substances 0.000 description 16
- 239000010408 film Substances 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000010287 polarization Effects 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000002349 favourable effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000005415 magnetization Effects 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910003321 CoFe Inorganic materials 0.000 description 2
- 229910019236 CoFeB Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- QXYJCZRRLLQGCR-UHFFFAOYSA-N dioxomolybdenum Chemical compound O=[Mo]=O QXYJCZRRLLQGCR-UHFFFAOYSA-N 0.000 description 2
- 230000005294 ferromagnetic effect Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Images
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
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- Manufacturing & Machinery (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底；在所述基底上形成介电层；在所述介电层上形成刻蚀阻挡层；在所述刻蚀阻挡层和介电层中形成露出所述基底的导电通孔；在所述导电通孔和所述刻蚀阻挡层上形成导电材料层；以所述刻蚀阻挡层作为停止层，对所述导电材料层进行第一平坦化处理；去除所述刻蚀阻挡层；去除所述刻蚀阻挡层后，去除高于所述介电层的导电材料层，位于导电通孔内的剩余导电材料层作为导电插塞；在所述介电层和导电插塞上形成电极层；在所述电极层上形成磁性隧道结的叠层结构。本发明实施例有利于提高磁性隧道结(Magnetic tunnel junction，MTJ)的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
磁性随机存取存储器(Magnetic Random Access Memory，MRAM)是一种非挥发性的磁性随机存储器，所谓“非挥发性”是指关掉电源后，仍可以保持记忆完整。MRAM器件拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，而且基本上可以无限次地重复写入，磁性随机存取存储器是一种“全动能”的固态存储器。因而，其应用前景非常可观，有望主导下一代存储器市场。
在MRAM器件中，通过存储元件的磁性状态存储数据。MRAM单元通常由一个晶体管和一个磁性隧道结(Magnetic Tunnel Junction，MTJ)共同组成一个存储单元。所述MTJ结构包括至少两个电磁层以及用于隔离所述两个电磁层的绝缘层。所述两个电磁层可以维持由绝缘层分隔的两个磁性极化场，其中之一为固定磁性层，或称为被钉扎(pinned)层，其极化方向是固定的：另一个是自由转动磁性层，其极化方向可以外部场的变化而改变。当两个电磁层的极化方向平行时，流经MTJ结构的隧穿电流具有最大值，MTJ结构单元电阻较低：当两个磁性层的极化方向反平行时，流经MTJ结构的穿电流具有最小值，MTJ结构单元电阻较高。通过测量MRAM单元的电阻来读取信息，这就是MTJ结构的工作原理。
此外，为了与CMOS集成电路制各工艺相兼容，通常来说，MTJ是插在CMOS集成电路的两层金属层之间的，例如插在第一层金属层与第二层金属层之间，所述两层金属层之间通过通孔(via)互连结构相连。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化了MRAM器件的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成介电层；在所述介电层上形成刻蚀阻挡层；在所述刻蚀阻挡层和介电层中形成露出所述基底的导电通孔；在所述导电通孔和所述刻蚀阻挡层上形成导电材料层；以所述刻蚀阻挡层作为停止层，对所述导电材料层进行第一平坦化处理；去除所述刻蚀阻挡层；去除所述刻蚀阻挡层后，去除高于所述介电层的导电材料层，位于导电通孔内的剩余导电材料层作为导电插塞；在所述介电层和导电插塞上形成电极层；在所述电极层上形成磁性隧道结的叠层结构。
可选的，在形成所述导电通孔之后，形成所述导电材料层之前，所述半导体结构的形成方法还包括：在所述导电通孔的底部和侧壁、以及所述刻蚀阻挡层上形成扩散阻挡层；在所述扩散阻挡层上形成填充所述导电通孔的导电材料层；以所述刻蚀阻挡层作为停止层，对所述扩散阻挡层和导电材料层进行第一平坦化处理；去除所述刻蚀阻挡层后，去除高于所述介电层的扩散阻挡层和导电材料层。
可选的，在所述介电层上形成所述刻蚀阻挡层后，在形成所述导电通孔之前，所述半导体结构的形成方法还包括：在所述刻蚀阻挡层上形成牺牲层；形成所述导电通孔的步骤中，所述导电通孔还贯穿所述牺牲层；以所述刻蚀阻挡层作为停止层，对所述导电材料层和牺牲层进行第一平坦化处理，所述第一平坦化处理对所述牺牲层的去除速率大于对刻蚀阻挡层的去除速率。
可选的，所述第一平坦化处理的步骤中，所述牺牲层和刻蚀阻挡层的去除选择比为2：1至3：2。
可选的，所述牺牲层的材料包括氧化硅。
可选的，形成所述牺牲层的步骤中，所述牺牲层的厚度是所述刻蚀阻挡层的厚度的二分之一至三分之二。
可选的，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层的厚度为20nm至30nm。
可选的，采用化学机械研磨工艺，对所述导电材料层进行第一平坦化处理。
可选的，所述刻蚀阻挡层的材料包括氮化硅。
可选的，采用干法刻蚀工艺去除所述刻蚀阻挡层。
可选的，对所述导电材料层进行第二平坦化处理，去除高于所述介电层的导电材料层。
可选的，采用化学机械研磨工艺，对所述导电材料层进行第二平坦化处理。
可选的，采用干法刻蚀工艺，刻蚀所述刻蚀阻挡层和介电层，形成所述导电通孔。
相应的，本发明实施例还提供一种半导体结构，包括：基底；介电层，位于所述基底上；刻蚀阻挡层，位于所述介电层上；导电通孔，贯穿所述刻蚀阻挡层和介电层；导电材料层，填充于所述导电通孔中且覆盖所述刻蚀阻挡层，填充于所述导电通孔中的所述导电材料层用于形成导电插塞；其中，所述刻蚀阻挡层用于在对所述导电材料层进行平坦化处理以形成导电插塞的步骤中定义停止位置。
可选的，所述半导体结构还包括：扩散阻挡层，位于所述导电通孔的底部和侧壁、以及所述刻蚀阻挡层上；所述导电材料层位于所述扩散阻挡层上。
可选的，所述半导体结构还包括：牺牲层，位于所述刻蚀阻挡层的顶面与所述导电材料层之间。
可选的，所述牺牲层的材料包括氧化硅。
可选的，所述牺牲层的厚度是所述刻蚀阻挡层的厚度的二分之一至三分之二。
可选的，所述刻蚀阻挡层的厚度为20nm至30nm。
可选的，所述刻蚀阻挡层的材料包括氮化硅。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例的半导体结构的形成方法中，在形成所述导电通孔之前，还在所述介电层上形成刻蚀阻挡层，在对所述导电材料层进行第一平坦化处理的步骤中，所述刻蚀阻挡层能够作为停止层以定义第一平坦化处理的停止位置，从而有利于防止第一平坦化处理对介电层顶面产生损伤，进而防止所述介电层的顶面产生凹陷(Dishing)的问题，且在去除刻蚀阻挡层后、形成所述电极层之前，还去除高于介电层的导电材料层，从而提高了介电层与导电插塞顶面的平坦度和高度一致性，进而在形成电极层后，所述电极层的表面平坦度和厚度均匀性较好，且电极层与所述导电插塞的电连接性能较好，这有利于提高所述叠层结构中的各个膜层的表面平坦度和厚度均匀性，从而提高叠层结构的形成质量和叠层结构的电连接可靠性，相应提高了磁性隧道结(Magnetic tunnel junction，MTJ)的性能，进而优化了MRAM(Magnetic Random Access Memory，磁性随机存取存储器)器件的性能。
附图说明
图1至图6是一种半导体结构的形成方法中各步骤对应的结构示意图；
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图6，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1；在所述基底1上形成介电层2。
继续参考图1，在所述介电层2中形成露出所述基底1的导电通孔3。
参考图2，在所述导电通孔3中填充导电材料层5，所述导电材料层5还位于所述介电层2上。
参考图3，采用平坦化工艺，去除高于所述介电层2的导电材料层5，位于所述导电通孔3中的剩余导电材料层5作为导电插塞6。
参考图4至图5，在所述介电层2和所述导电插塞6上形成电极层8。
形成所述电极层8的步骤包括：在所述介电层2和所述导电插塞6上保形覆盖电极材料层7；对所述电极材料层7进行平坦化处理，平坦化处理后的剩余所述电极材料层7作为所述电极层8。
参考图6，在位于所述导电插塞6上的电极层8上形成磁性隧道结的叠层结构9。
在半导体领域中，所述介电层2的硬度和机械强度通常低于导电材料层5的硬度和机械强度。因此，在采用平坦化工艺，去除高于所述介电层2的导电材料层5时，平坦化工艺难以停止在所述介质层2的顶面上，这不仅容易导致所述平坦化工艺的难度较大，还容易导致所述平坦化工艺对介质层2的顶面产生损伤，介电层2的顶面容易出现凹陷(Dishing)的问题，所述介电层2的顶面平坦度和高度一致性较差。
例如：采用平坦化工艺去除高于所述介电层2的导电材料层5步骤通常包括：采用化学机械研磨工艺对所述导电材料层5进行研磨处理。化学机械工艺在对导电材料层5进行研磨处理时，难以停在所述介电层2上，而且化学机械研磨工艺对介电层2的研磨速率较快，且不同图形密集度区域(例如：图形密集区和图形稀疏区)的介电层2顶面的被研磨速率不同，导致所述介电层2的顶面平坦度和高度一致性较差。
此外，在半导体领域中，所述导电通孔3的底部和侧壁通常还形成有扩散阻挡层4，此外，所述化学机械研磨工艺对介电层2的研磨速率较快，对所述扩散阻挡层4的研磨速率较慢，容易导致位于所述导电通孔3侧壁上的所述扩散阻挡层4的顶部出现天线(Antenna)状的结构(如图3中虚线框所示)，这也使得所述介电层2和导电插塞6顶面的平坦度和高度一致性较差。
因此，在形成所述电极层8后，所述电极层8表面的平坦度较差，进而导致所形成的磁性隧道结的叠层结构9中每一层的平坦度和厚度均一性均较差，降低了所述叠层结构9的形成质量，尤其是降低了磁性隧道结中的隧穿势垒层的形成质量，进而降低了磁性隧道结(MTJ)的性能，甚至可能导致磁性隧道结失效；而且，介电层2和导电插塞6顶面的平坦度和高度一致性较差，所述电极层8形成在所述介电层2、导电插塞6以及扩散阻挡层4上，这容易导致所述电极层8与所述导电插塞6的接触性能较差，所述电极层8用于实现导电插塞6和磁性隧道结的电连接，这容易导致所述导电插塞6与磁性隧道结的电连接性能也较差，导致形成的MRAM(磁性随机存取存储器)器件的性能不佳。
另外，在半导体工艺中，通常采用化学机械研磨工艺进行所述平坦化工艺，在采用化学机械研磨工艺去除高于所述介电层2的导电材料层5的步骤中，所述导电材料层5暴露在化学机械研磨工艺的环境中的时间较长，所述导电材料层5的顶部容易发生腐蚀，这不仅容易导致所述导电插塞6的顶部平坦度较差进而导致电极层8与导电插塞6的接触性能差，还容易恶化后段制程中的TDDB(Time Dependent Dielectric Breakdown，与时间相关电介质击穿)问题。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成介电层；在所述介电层上形成刻蚀阻挡层；在所述刻蚀阻挡层和介电层中形成露出所述基底的导电通孔；在所述导电通孔和所述刻蚀阻挡层上形成导电材料层；以所述刻蚀阻挡层作为停止层，对所述导电材料层进行第一平坦化处理；去除所述刻蚀阻挡层；去除所述刻蚀阻挡层后，去除高于所述介电层的导电材料层，位于导电通孔内的剩余导电材料层作为导电插塞；在所述介电层和导电插塞上形成电极层；在所述电极层上形成磁性隧道结的叠层结构。
本发明实施例的半导体结构的形成方法中，在形成所述导电通孔之前，还在所述介电层上形成刻蚀阻挡层，在对所述导电材料层进行第一平坦化处理的步骤中，所述刻蚀阻挡层能够作为停止层以定义第一平坦化处理的停止位置，从而有利于防止第一平坦化处理对介电层顶面产生损伤，进而防止所述介电层的顶面产生凹陷的问题，且在去除刻蚀阻挡层后、形成所述电极层之前，还去除高于介电层的导电材料层，从而提高了介电层与导电插塞顶面的平坦度和高度一致性，进而在形成电极层后，所述电极层的表面平坦度和厚度均匀性较好，且电极层与所述导电插塞的电连接性能较好，这有利于提高所述叠层结构中的各个膜层的表面平坦度和厚度均匀性，从而提高叠层结构的形成质量和叠层结构的电连接可靠性，相应提高了磁性隧道结的性能，进而优化了MRAM器件的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图7，提供基底100。
所述基底100用于为工艺制程提供工艺平台。
本实施例中，所述基底100中可以形成有晶体管等半导体器件，所述基底中还可以形成有电阻结构、导电结构等功能结构。其中，所述晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种。
所述晶体管可以包括栅极结构、位于栅极结构两侧基底100中的源漏掺杂区等功能结构。
继续参考图7，在所述基底100上形成介电层110。
后续在所述介电层110中形成导电通孔、并在导电通孔中形成导电插塞后，所述介电层110用于实现导电插塞之间的隔离。
本实施例中，所述介电层110为层间介质层(ILD)，所述层间介质层还用于对相邻器件之间起到隔离的作用。
本实施例中，所述介电层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等介电材料。
具体地，所述介电层110的材料为低k介质材料，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段RC延迟。
在其他实施例中，根据实际的工艺，所述介电层还可以为金属层间介质层(IMD)，所述金属层间介质层用于实现后段制程中金属互连线之间的电隔离。
继续参考图7，在所述介电层110上形成刻蚀阻挡层120。
后续步骤还包括：在所述介电层110和刻蚀阻挡层120中形成导电通孔，并在所述导电通孔和所述刻蚀阻挡层120上形成导电材料层。导电材料层用于形成导电插塞。
本实施例在形成所述导电通孔之前，还在所述介电层110上形成刻蚀阻挡层120，在后续对导电材料层进行第一平坦化处理的步骤中，所述刻蚀阻挡层120能够作为停止层以定义第一平坦化处理的停止位置，从而有利于防止第一平坦化处理对介电层110顶面产生损伤，进而防止所述介电层110的顶面产生凹陷(Dishing)的问题，有利于提高介电层110顶面的平坦度和高度一致性。
相应地，在后续形成电极层后，所述电极层的表面平坦度和厚度均匀性较好，且电极层与导电插塞的电连接性能较好，这有利于提高磁性隧道结叠层结构中的各个膜层的表面平坦度和厚度均匀性，从而提高磁性隧道结叠层结构的形成质量和电连接可靠性，进而优化了MRAM器件的性能。
本实施例中，所述刻蚀阻挡层120的材料为氮化硅。氮化硅具有较大的机械强度和较高的致密度，从而有利于保证所述刻蚀阻挡层120能够在后续第一平坦化处理的过程中作为停止层，以起到定义第一平坦化处理的停止位置的作用。
在其他实施例中，根据实际的工艺，所述刻蚀阻挡层的材料还可以为其他合适的材料。
本实施例中，采用化学气相沉积工艺形成所述刻蚀阻挡层120。化学气相沉积工艺是较为成熟的沉积工艺，工艺兼容性高、工艺成本较低。
所述刻蚀阻挡层120的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层120的厚度过小，则所述刻蚀阻挡层120容易在后续第一平坦化处理的过程中被过早的消耗，进而容易降低所述刻蚀阻挡层120用于作为第一平坦化处理的停止层以定义停止位置的效果；如果所述刻蚀阻挡层120的厚度过大，则形成刻蚀阻挡层120时所需的时间较长，还容易增加后续去除刻蚀阻挡层120的工艺难度。为此，本实施例中，形成所述刻蚀阻挡层120的步骤中，所述刻蚀阻挡层120的厚度为20nm至30nm，例如：21nm，25nm，27nm等。
需要说明的是，继续参考图7，本实施例中，在所述介电层110上形成所述刻蚀阻挡层120后，所述半导体结构的形成方法还包括：在所述刻蚀阻挡层120上形成牺牲层130。
通过在所述刻蚀阻挡层120上形成所述牺牲层130，从而后续导电材料层能够形成在所述牺牲层130上，在后续对导电材料层进行第一平坦化处理的过程中，在去除位于牺牲层130上的所述导电材料层后，对所述牺牲层130进行第一平坦化处理，在去除牺牲层130后，所述第一平坦化处理更易于停止在所述刻蚀阻挡层120上，有利于进一步降低第一平坦化处理的难度、提高刻蚀阻挡层120用于定义第一平坦化处理的停止位置的效果。
为此，所述牺牲层130选用与所述刻蚀阻挡层120具有较大的刻蚀选择性的材料。具体地，在后续第一平坦化处理的过程中，所述第一平坦化处理对所述牺牲层130的去除速率大于对刻蚀阻挡层120的去除速率。
本实施例中，所述牺牲层130的材料为氧化硅。氧化硅与氮化硅具有较大的刻蚀选择性，从而后续易于使得所述第一平坦化处理在去除牺牲层130后，停止在所述刻蚀阻挡层120上。
在其他实施例中，根据实际的工艺，所述牺牲层的材料还可以选用其他与所述刻蚀阻挡层具有刻蚀选择性的材料。
本实施例中，可以采用化学气相沉积工艺、原子层沉积工艺等沉积工艺形成所述牺牲层130。
需要说明的是，所述牺牲层130的厚度不宜过小，也不宜过大。如果所述牺牲层130的厚度过小，后续牺牲层130会被很快的去除，所述牺牲层130用于提高所述刻蚀阻挡层120用于定义第一平坦化处理的停止位置的效果不明显；如果所述牺牲层130的厚度过大，后续去除所述牺牲层130所需的时间过长，容易降低生产产能。为此，本实施例中，形成所述牺牲层130的步骤中，所述牺牲层130的厚度是所述刻蚀阻挡层120的厚度的二分之一至三分之二。
具体地，本实施例中，所述牺牲层130的厚度为10nm至20nm，例如：3nm，5nm，7nm，8nm等。
参考图8，在所述刻蚀阻挡层120和介电层110中形成露出所述基底100的导电通孔200。
所述导电通孔200用于为后续形成导电插塞提供空间位置。
所述导电通孔200露出所述基底100。具体地说，本实施例中，所述导电通孔200露出所述基底100中的源漏掺杂区，从而后续导电插塞能够与所述源漏掺杂区相接触，进而实现导电插塞与所述源漏掺杂区的电连接。
本实施例中，采用干法刻蚀工艺，例如：各向异性干法刻蚀工艺，刻蚀所述刻蚀阻挡层120和介电层110，形成所述导电通孔200。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，从而能够沿着所述介电层110顶部指向所述基底100的方向刻蚀所述刻蚀阻挡层120和所述介电层110，形成贯穿所述刻蚀阻挡层120和所述介电层110的导电通孔200；而且，各向异性干法刻蚀工艺的刻蚀剖面控制性较好、刻蚀精度高，有利于提高所述导电通孔200的剖面形貌质量，同时还有利于提高刻蚀效率。
本实施例中，所述刻蚀阻挡层120上还形成有所述牺牲层130，因此，形成所述导电通孔200的步骤中，所述导电通孔200还贯穿所述牺牲层130。
参考图9，在所述导电通孔200和所述刻蚀阻挡层120上形成导电材料层150。
所述导电材料层150用于后续形成导电插塞。
本实施例中，所述导电材料层150的材料为铜。在其他实施例中，所述导电材料层的材料还可以为钴、钨等其他导电材料。
具体地，形成所述导电材料层150的步骤包括：在所述导电通孔200的底部和侧壁、以及所述刻蚀阻挡层120上形成种子层(Seed layer)(图未示)；在所述种子层上形成填充所述导电通孔200的导电材料，所述导电材料和所述种子层构成所述导电材料层150。
所述种子层用于为后续形成导电材料的电镀工艺提供良好台阶覆盖能力并且连续性好、以及针孔和空洞较少的薄膜，从而提高后续导电材料的形成质量。
本实施例中，采用物理气相沉积工艺(例如：溅射工艺)形成所述种子层。
本实施例中，采用物理气相沉积工艺形成所述导电材料。
需要说明的是，继续参考图9，本实施例中，在形成所述导电通孔200之后，形成所述导电材料层150之前，所述半导体结构的形成方法还包括：在所述导电通孔200的底部和侧壁、以及所述刻蚀阻挡层120上形成扩散阻挡层140。
所述扩散阻挡层140用于阻挡后续导电插塞的材料向所述介电层110中扩散，从而改善电迁移(Electro-migration，EM)的问题，所述扩散阻挡层140还能够提高导电材料层150在所述导电通孔200的底部和侧壁上的附着力。
本实施例中，所述扩散阻挡层140的材料包括TaN、Ta、Ti和TiN中的一种或几种。
具体地，可以采用原子层沉积工艺或物理气相沉积工艺形成所述扩散阻挡层140。
因此，本实施例中，在所述扩散阻挡层140上形成填充所述导电通孔200的导电材料层150。
参考图10，以所述刻蚀阻挡层120作为停止层，对所述导电材料层150进行第一平坦化处理。
在对导电材料层150进行第一平坦化处理的步骤中，所述刻蚀阻挡层120能够作为停止层以定义第一平坦化处理的停止位置，从而有利于防止第一平坦化处理对介电层110顶面产生损伤，有利于防止所述介电层110的顶面产生凹陷的问题，并提高介电层110顶面的平坦度和高度一致性，进而在后续形成电极层后，所述电极层的表面平坦度和厚度均匀性较好，且电极层与所述导电插塞的电连接性能较好，这有利于提高磁性隧道结叠层结构中的各个膜层的表面平坦度和厚度均匀性，从而提高磁性隧道结叠层结构的形成质量和电连接可靠性。
本实施例中，所述刻蚀阻挡层120上还形成有所述牺牲层130。因此，以所述刻蚀阻挡层120作为停止层，对所述导电材料层150和牺牲层130进行第一平坦化处理，所述第一平坦化处理对所述牺牲层130的去除速率大于对刻蚀阻挡层120的去除速率，从而使得所述第一平坦化处理易于停止在所述刻蚀阻挡层120上，降低了第一平坦化处理的难度。
具体地，本实施例中，所述第一平坦化处理的步骤中，所述牺牲层130和所述刻蚀阻挡层120的去除选择比为2：1至3：2，例如：2：1，从而使得所述刻蚀阻挡层120用于定义第一平坦化处理的停止位置的效果更为显著。
本实施例中，所述刻蚀阻挡层120上还形成有扩散阻挡层140，因此，以所述刻蚀阻挡层120作为停止层，对所述扩散阻挡层140和导电材料层150进行第一平坦化处理。
通过以所述刻蚀阻挡层120作为停止层进行第一平坦化处理，有利于防止介电层110顶面发生凹陷和损伤，从而有利于防止位于导电通孔200侧壁上的扩散阻挡层140的顶部凸出于所述介电层110而出现天线(Antenna)状结构的问题，进一步提高了介电层110顶面和扩散阻挡层140顶面的高度一致性，为后续形成电极层提供平坦和高度一致的表面。
具体地，采用化学机械研磨工艺，对所述导电材料层150进行第一平坦化处理。
参考图11，去除所述刻蚀阻挡层120。
去除所述刻蚀阻挡层120，暴露出所述介电层110的顶面，为后续在介电层上形成电极层做准备。而且，去除所述刻蚀阻挡层120后，所暴露出的介电层110顶面的高度一致性和平坦度较好。
本实施例中，采用干法刻蚀工艺去除所述刻蚀阻挡层120。通过采用干法刻蚀工艺，从而易于通过调整刻蚀气体类型、刻蚀气体比例等工艺参数，来实现较大的刻蚀选择比和较高的刻蚀精度，有利于保证将所述刻蚀阻挡层120完全去除，且对其他膜层结构的影响小，此外，通过采用干法刻蚀工艺，还有利于防止使所述导电材料层150与刻蚀溶液相接触进而出现腐蚀的问题。
本实施例中，去除所述刻蚀阻挡层120后，还暴露出高于所述介电层110的导电材料层150和扩散阻挡层140。
参考图12，去除所述刻蚀阻挡层120后，去除高于所述介电层110的导电材料层150，位于导电通孔200内的剩余导电材料层150作为导电插塞160。
导电插塞160用于实现所述基底100与后续磁性隧道结的电连接。具体地，本实施例中，所述导电插塞160用于实现源漏掺杂区与磁性隧道结的电连接。
本发明实施例在去除刻蚀阻挡层120后，并且在形成电极层之前，还去除高于介电层110的导电材料层150，从而提高了介电层120与导电插塞160顶面的平坦度和高度一致性，进而在导电插塞160和介电层120上形成电极层后，电极层的表面平坦度和厚度均匀性较好，且电极层与所述导电插塞160的接触性能较好，有利于提高后续磁性隧道结的叠层结构中的各个膜层的表面平坦度和厚度均匀性，从而提高磁性隧道结叠层结构的形成质量和电连接可靠性，相应提高了磁性隧道结的性能，进而优化了MRAM器件的性能。
具体地，在前述进行第一平坦化处理的过程中，所述第一平坦化处理的处理时间较长，所述导电材料层150暴露在研磨液中的时间较长，所述导电材料层150顶面发生腐蚀的概率较高，所述导电材料层150的顶面平坦度和形貌质量较差，本实施例通过去除高于介电层110的导电材料层150，从而将所述导电材料层150靠近顶面位置处发生腐蚀的部分去除，不仅提高了导电材料层150的顶面平坦度和表面膜层质量，为后续形成电极层提供良好的界面，还有利于改善后段制程中TDDB(Time Dependent Dielectric Breakdown，与时间相关电介质击穿)问题。
本实施例中，去除所述刻蚀阻挡层120后，去除高于所述介电层110的扩散阻挡层140和导电材料层150。
本实施例中，对所述导电材料层150进行第二平坦化处理，去除高于所述介电层120的导电材料层150。
本实施例中，可以通过控制所述刻蚀阻挡层120的厚度的方式，使得在去除所述刻蚀阻挡层120后，暴露出的高于所述介电层110的导电材料层150的高度较小，从而和第一平坦化处理相比，所述第二平坦化处理需去除的导电材料层150的厚度较小，且导电材料层150不位于介电层110上，以上两方面均有利于降低第二平坦化处理的工艺难度、以及缩短第二平坦化处理所需的时间，进而使得介电层110顶面的高度一致性受影响的概率低、且第二平坦化处理后形成的导电插塞160的顶面发生腐蚀的概率低。
具体地，本实施例中，采用化学机械研磨工艺，对所述导电材料层150进行第二平坦化处理。
参考图13，在所述介电层110和导电插塞160上形成电极层170。
本实施例中，所述电极层170为下电极(Bottom Electrode，BE)，所述电极层170用于使后续磁性隧道结的叠层结构与所述导电插塞160实现电连接。
本实施例中，所述介电层110和导电插塞160的顶面平坦度、高度一致性以及界面质量均较好，因此，所述电极层170的膜层平坦度和厚度一致性较好，从而提高了所述电极层170的形成质量、以及所述电极层170与所述导电插塞160的接触性能，还有利于为形成磁性隧道结的叠层结构提供平坦的表面和良好的界面质量。
所述电极层170的材料为氮化钽(TaN)、钽(Ta)、钛(TiN)和氮化钛(TiN)中的一种或多种。本实施例中，所述电极层170为单层结构，所述电极层170的材料为氮化钽。
本实施例中，采用原子层沉积工艺形成所述电极层170。原子层沉积工艺是基于原子层沉积过程的自限制(Self-limiting)反应过程，沉积所得薄膜可以达到单层原子的厚度，因为原子层沉积工艺在每个周期内可精确地沉积一个原子层，所以选用原子层沉积工艺有利于对电极层170的厚度进行精确控制，此外，通过ALD工艺制备的薄膜具有结合强度好、膜层厚度一致、成分均匀性好、保形性好等的特点，有利于提高所述电极层170的厚度均一性和薄膜质量。
在其他实施例中，根据实际的工艺，还可以采用物理气相沉积工艺形成所述电极层。
参考图14，在所述电极层170上形成磁性隧道结的叠层结构180。
由前述可知，本实施例形成的介电层110和导电插塞160的顶面平坦度和高度一致性好，所述电极层170的厚度一致性和表面平坦度也较好，所述电极层170和导电插塞160的接触性能好，从而使得所述磁性隧道结的叠层结构180中各膜层的平坦度和厚度一致性较好，提高了MRAM器件的性能。
本实施例中，所述磁性隧道结的叠层结构180覆盖位于所述导电插塞160顶部的电极层170。
所述磁性隧道结的叠层结构180包括磁向参考层(Reference layer或Pin layer)181、位于所述磁向参考层181上的隧穿势垒层(Tunneling layer)182以及位于所述隧穿势垒层182上的磁向自由层(Free layer)183。
本实施例中，所述电极层170的表面平坦度以及高度一致性较好，提高了磁性隧道结的叠层结构180中各膜层的厚度均匀性和形成质量，尤其是提高了隧穿势垒层182的厚度均匀性和薄膜质量，从而能够显著提高磁性隧道结的性能。
所述磁向参考层181的磁化方向是固定的。
本实施例中，所述磁向参考层181的材料为铁磁金属材料，例如：CoFeB或CoFe。
所述隧穿势垒层182的材料包括MgO、SiO2、Al2O3、HfO2、NiO、GdO、Ta2O5、MoO2、TiO2、WO2等。本实施例中，所述隧穿势垒层182的材料为MgO。
所述磁向自由层183的磁化方向有两个稳定的取向，分别与所述磁向参考层181的磁化方向平行或相反，从而使得磁性隧道结能够处于低阻态或高阻态。
所述磁向自由层183的材料也为铁磁金属材料，例如：CoFeB或CoFe。
本实施例中，形成所述磁性隧道结的叠层结构180的步骤包括：在所述电极层170上形成初始叠层结构(图未示)；图形化所述初始叠层结构，保留位于所述导电插塞160上的初始叠层结构作为所述磁性隧道结的叠层结构180。
本实施例中，在图形化所述初始叠层结构的步骤中，还图形化所述电极层170，从而使得电极层170之间相隔离。
关于后续的工艺步骤，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；介电层110，位于所述基底100上；刻蚀阻挡层120，位于所述介电层110上；导电通孔200(如图8所示)，贯穿所述刻蚀阻挡层120和介电层110；导电材料层150，填充于所述导电通孔200中且覆盖所述刻蚀阻挡层120，填充于所述导电通孔200中的所述导电材料层150用于形成导电插塞；其中，所述刻蚀阻挡层120用于在对所述导电材料层150进行平坦化处理以形成导电插塞的步骤中定义停止位置。
本实施例通过在所述介电层110上还设置所述刻蚀阻挡层120，所述刻蚀阻挡层120能够在对导电材料层150进行平坦化处理以形成导电插塞的步骤中定义停止位置，从而有利于防止平坦化处理对介电层110顶面产生损伤，并防止所述介电层110的顶面产生凹陷(Dishing)的问题，进而有利于提高介电层110顶面的平坦度和高度一致性。
后续还在介电层110和导电插塞上形成电极层，在电极层上形成磁性隧道结的叠层结构；相应地，电极层的表面平坦度和厚度均匀性较好，且电极层与所述导电插塞的电连接性能较好，这有利于提高磁性隧道结叠层结构中的各个膜层的表面平坦度和厚度均匀性，从而提高磁性隧道结叠层结构的形成质量和电连接可靠性，相应提高了MRAM器件的性能。
所述基底100用于为工艺制程提供工艺平台。
本实施例中，所述基底100中可以形成有晶体管等半导体器件，所述基底中还可以形成有电阻结构、导电结构等功能结构。其中，所述晶体管可以为NMOS晶体管和PMOS晶体管中的一种或两种。
所述晶体管可以包括栅极结构、位于栅极结构两侧基底100中的源漏掺杂区等功能结构。
所述介电层110用于实现导电插塞之间的隔离。
本实施例中，所述介电层110为层间介质层(ILD)，所述层间介质层还用于对相邻器件之间起到隔离的作用。
本实施例中，所述介电层110的材料为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)、超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)、氧化硅、氮化硅或氮氧化硅等介电材料。
具体地，所述介电层110的材料为低k介质材料，有利于降低后段互连结构之间的寄生电容，进而有利于减小后段RC延迟。
本实施例中，所述刻蚀阻挡层120的材料为氮化硅。氮化硅具有较大的机械强度和较高的致密度，有利于保证所述刻蚀阻挡层120能够在后续平坦化处理的过程中作为停止层，以起到定义平坦化处理的停止位置的作用。
在其他实施例中，根据实际的工艺，所述刻蚀阻挡层的材料还可以为其他合适的材料。
所述刻蚀阻挡层120的厚度不宜过小，也不宜过大。如果所述刻蚀阻挡层120的厚度过小，则所述刻蚀阻挡层120容易在平坦化处理的过程中被过早的消耗，进而容易降低所述刻蚀阻挡层120用于作为平坦化处理的停止层以定义停止位置的效果；如果所述刻蚀阻挡层120的厚度过大，则形成刻蚀阻挡层120时所需的时间较长，还容易增加后续去除刻蚀阻挡层120的工艺难度。为此，本实施例中，所述刻蚀阻挡层120的厚度为20nm至30nm，例如：21nm，25nm，27nm等。
本实施例中，所述半导体结构还包括：牺牲层130，位于所述刻蚀阻挡层120的顶面与所述导电材料层150之间。
通过在所述刻蚀阻挡层120的顶面与所述导电材料层150之间设置所述牺牲层130，从而在对导电材料层150进行平坦化处理的过程中，在去除位于牺牲层130上的所述导电材料层150后，对所述牺牲层130进行平坦化处理，进而在去除牺牲层130后，所述平坦化处理更易于停止在所述刻蚀阻挡层120上，有利于进一步降低平坦化处理的难度、提高刻蚀阻挡层120用于定义平坦化处理的停止位置的效果。
为此，所述牺牲层130选用与所述刻蚀阻挡层120具有较大的刻蚀选择性的材料。具体地，在后续平坦化处理的过程中，所述平坦化处理对所述牺牲层130的去除速率大于对刻蚀阻挡层120的去除速率。
本实施例中，所述牺牲层130的材料为氧化硅。氧化硅与氮化硅具有较大的刻蚀选择性，从而易于使得平坦化处理在去除牺牲层130后，停止在所述刻蚀阻挡层120上，进一步降低了平坦化处理的工艺难度。
在其他实施例中，所述牺牲层的材料还可以为其他与所述刻蚀阻挡层具有较高刻蚀选择性的材料。
需要说明的是，所述牺牲层130的厚度不宜过小，也不宜过大。如果所述牺牲层130的厚度过小，后续牺牲层130会被很快的去除，所述牺牲层130用于提高所述刻蚀阻挡层120用于定义平坦化处理的停止位置的效果不明显；如果所述牺牲层130的厚度过大，后续平坦化处理去除所述牺牲层130所需的时间过长，容易降低生产产能。为此，本实施例中，所述牺牲层130的厚度是所述刻蚀阻挡层120的厚度的二分之一至三分之二。
具体地，本实施例中，所述牺牲层130的厚度为10nm至20nm，例如：3nm，5nm，7nm，8nm等。
所述导电通孔200用于为形成导电插塞提供空间位置。
所述导电通孔200露出所述基底100。具体地说，本实施例中，所述导电通孔200露出所述基底100中的源漏掺杂区，从而后续导电插塞能够与所述源漏掺杂区相接触，进而实现导电插塞与所述源漏掺杂区的电连接。
本实施例中，所述导电通孔200贯穿所述牺牲层130、刻蚀阻挡层120和介电层110。
本实施例中，所述半导体结构还包括：扩散阻挡层140，位于所述导电通孔200的底部和侧壁、以及所述刻蚀阻挡层120上。
所述扩散阻挡层140用于阻挡后续导电插塞的材料向所述介电层110中扩散，从而改善电迁移(Electro-migration，EM)的问题，所述扩散阻挡层140还能够提高导电材料层150在所述导电通孔200的底部和侧壁上的附着力。
本实施例中，所述扩散阻挡层140的材料包括TaN、Ta、Ti和TiN中的一种或几种。
相应地，所述导电材料层150位于所述扩散阻挡层140上。
所述导电材料层150用于后续形成导电插塞。
本实施例中，所述导电材料层150的材料为铜。在其他实施例中，所述导电材料层的材料还可以为钴、钨等其他导电材料。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成介电层；
在所述介电层上形成刻蚀阻挡层；
在所述刻蚀阻挡层和介电层中形成露出所述基底的导电通孔；
在所述导电通孔和所述刻蚀阻挡层上形成导电材料层；
以所述刻蚀阻挡层作为停止层，对所述导电材料层进行第一平坦化处理；
去除所述刻蚀阻挡层；
去除所述刻蚀阻挡层后，去除高于所述介电层的导电材料层，位于导电通孔内的剩余导电材料层作为导电插塞；
在所述介电层和导电插塞上形成电极层；
在所述电极层上形成磁性隧道结的叠层结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述导电通孔之后，形成所述导电材料层之前，所述半导体结构的形成方法还包括：在所述导电通孔的底部和侧壁、以及所述刻蚀阻挡层上形成扩散阻挡层；
在所述扩散阻挡层上形成填充所述导电通孔的导电材料层；
以所述刻蚀阻挡层作为停止层，对所述扩散阻挡层和导电材料层进行第一平坦化处理；
去除所述刻蚀阻挡层后，去除高于所述介电层的扩散阻挡层和导电材料层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述介电层上形成所述刻蚀阻挡层后，在形成所述导电通孔之前，所述半导体结构的形成方法还包括：在所述刻蚀阻挡层上形成牺牲层；
形成所述导电通孔的步骤中，所述导电通孔还贯穿所述牺牲层；
以所述刻蚀阻挡层作为停止层，对所述导电材料层和牺牲层进行第一平坦化处理，所述第一平坦化处理对所述牺牲层的去除速率大于对刻蚀阻挡层的去除速率。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一平坦化处理的步骤中，所述牺牲层和刻蚀阻挡层的去除选择比为2：1至3：2。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料包括氧化硅。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述牺牲层的步骤中，所述牺牲层的厚度是所述刻蚀阻挡层的厚度的二分之一至三分之二。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述刻蚀阻挡层的步骤中，所述刻蚀阻挡层的厚度为20nm至30nm。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺，对所述导电材料层进行第一平坦化处理。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀阻挡层的材料包括氮化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所述刻蚀阻挡层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述导电材料层进行第二平坦化处理，去除高于所述介电层的导电材料层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺，对所述导电材料层进行第二平坦化处理。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀所述刻蚀阻挡层和介电层，形成所述导电通孔。
14.一种半导体结构，其特征在于，包括：
基底；
介电层，位于所述基底上；
刻蚀阻挡层，位于所述介电层上；
导电通孔，贯穿所述刻蚀阻挡层和介电层；
导电材料层，填充于所述导电通孔中且覆盖所述刻蚀阻挡层，填充于所述导电通孔中的所述导电材料层用于形成导电插塞；
其中，所述刻蚀阻挡层用于在对所述导电材料层进行平坦化处理以形成导电插塞的步骤中定义停止位置。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：扩散阻挡层，位于所述导电通孔的底部和侧壁、以及所述刻蚀阻挡层上；所述导电材料层位于所述扩散阻挡层上。
16.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：牺牲层，位于所述刻蚀阻挡层的顶面与所述导电材料层之间。
17.如权利要求16所述的半导体结构，其特征在于，所述牺牲层的材料包括氧化硅。
18.如权利要求16所述的半导体结构，其特征在于，所述牺牲层的厚度是所述刻蚀阻挡层的厚度的二分之一至三分之二。
19.如权利要求14所述的半导体结构，其特征在于，所述刻蚀阻挡层的厚度为20nm至30nm。
20.如权利要求14所述的半导体结构，其特征在于，所述刻蚀阻挡层的材料包括氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201911175349.8A CN112864310B (zh) | 2019-11-26 | 2019-11-26 | 半导体结构及其形成方法 |
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Publications (2)
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| CN112864310A true CN112864310A (zh) | 2021-05-28 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| CN (1) | CN112864310B (zh) |
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