CN111668368B - 一种假磁性隧道结单元结构制备方法 - Google Patents
一种假磁性隧道结单元结构制备方法 Download PDFInfo
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Abstract
本发明包括：提供表面抛光的带金属通孔的基底；在平坦化处理后基底上沉积底电极、磁性隧道结/假磁性隧道结多层膜和顶电极，或，在处理后基底上沉积底电极、磁性隧道结/假磁性隧道结多层膜、顶电极和牺牲掩模；图形化定义磁性隧道结和假磁性隧道结图案，对顶电极、磁性隧道结/假磁性隧道结和底电极刻蚀，沉积绝缘覆盖层在磁性隧道结和假磁性隧道结存储单元的周围；沉积电介质在磁性隧道结和假磁性隧道结存储单元周围；对沉积电介质平坦化处理，使移除停止在覆盖在假磁性隧道结单元上面的覆盖层之上；沉积顶电极接触电介质，图形化定义顶电极接触图案，对其进行刻蚀和非Cu填充以形成顶电极接触；制作金属位线连接。
Description
技术领域
本发明涉及磁性随机存储器（MRAM，Magnetic Radom Access Memory）制造技术领域，特别是涉及一种假磁性隧道结（Dummy-MTJ，Magnetic Tunnel Junction）单元结构制备方法。
背景技术
近年来，采用磁性隧道结（MTJ，Magnetic Tunnel Junction）的MRAM被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性MTJ通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。
为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩（STT，Spin Transfer Torque）转换技术的写方法，这样的MRAM称为STT-MRAM。根据磁极化方向的不同， STT-MRAM又分为面内STT-MRAM和垂直STT-MRAM（即pSTT-MRAM），后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。
同时，鉴于减小MTJ元件尺寸时所需的切换电流也会减小，所以在尺度方面，pSTT-MRAM可以很好的与最先进的技术节点相契合。因此，期望是将pSTT-MRAM元件做成极小尺寸，并具有非常好的均匀性，以及把对MTJ磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确度、高可靠性、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对MTJ记忆器件寿命的破坏与缩短。然而，制备一个小型MTJ元件可能会增加MTJ电阻的波动，使得pSTT-MRAM的写电压或电流也会随之有较大的波动，这样会损伤MRAM的性能。
在现在的MRAM制造工艺中，在刻蚀磁性隧道结（MTJ）及其底电极（BottomElectrode，BE）的时候，一般会采用反应离子刻蚀（Reactive Ion Etching，RIE）或者离子束刻蚀(Ion Beam Etching，IBE)工艺，无论采用哪种工艺，一般都会选择顶电极膜层或者牺牲掩模/顶电极的双层结构作为掩模，在刻蚀之后，掩模基本上都会被削尖。
在磁性隧道结（MTJ）及其底电极（BE）刻蚀之后，通常会在磁性隧道结周围沉积一层覆盖层（Encapsulation Layer）做原位保护，然后沉积电介质在覆盖层的周围。
在这种工艺条件下，为了实现磁性隧道结顶电极（Top Electrode，TE）和位线（Bitline，BL）之间的有效连接，通常会对填充在磁性隧道结单元阵列之间的电介质进行化学机械平坦化（Chemical Mechanical Planarization，CMP）处理，由于覆盖层/电介质的移除速率选择比不够高，这样将大大增加在CMP的过称中顶电极\磁性隧道结单元被磨掉的可能性。非常不利于磁性隧道结磁性、电性和良率的提升。
发明内容
本发明针对现有技术存在的问题和不足，提供一种假磁性隧道结单元结构制备方法。
本发明是通过下述技术方案来解决上述技术问题的：
本发明提供一种假磁性隧道结单元结构制备方法，其特点在于，其包括以下步骤：
步骤一：提供表面抛光的带金属通孔Vx的CMOS基底，其中x≥1；
步骤二：在经过平坦化处理之后的CMOS基底上沉积底电极、磁性隧道结多层膜/假磁性隧道结多层膜和顶电极，或者，在经过平坦化处理之后的CMOS基底上沉积底电极、磁性隧道结多层膜/假磁性隧道结多层膜、顶电极和牺牲掩模，磁性隧道结多层膜位于磁性隧道结区域，假磁性隧道结多层膜位于假磁性隧道结区域；
步骤三：图形化定义磁性隧道结和假磁性隧道结图案，在磁性隧道结区域，对顶电极、磁性隧道结多层膜和底电极进行刻蚀，在假磁性隧道结区域，对顶电极、假磁性隧道结多层膜和底电极进行刻蚀，然后沉积一层绝缘覆盖层在磁性隧道结存储单元和假磁性隧道结存储单元的周围；
步骤四：沉积电介质在磁性隧道结存储单元和假磁性隧道结存储单元的周围；
步骤五：对沉积电介质进行平坦化处理，并使移除停止在覆盖在假磁性隧道结单元上面的覆盖层之上，并可进行进一步移除；
步骤六：沉积顶电极接触电介质，图形化定义顶电极接触图案，并对其进行刻蚀和非Cu填充以形成顶电极接触，非Cu材料为Ti、TiN、W、WN、Ta、TaN或Ru；
步骤七：制作金属位线连接。
本发明假磁性隧道结单元结构制备方法，制作关键尺寸（Critical Dimension，CD）比MTJ的CD大的多的假磁性隧道结单元（Dummy-MTJ Unit）。具体地为：在磁性隧道结（MTJ）旁边制作和底电极通孔（Bottom Electrode Via，BEV）、位线（BL）都不相连接的假磁性隧道结单元（Dummy-MTJ Unit）。
由于假磁性隧道结单元（Dummy-MTJ Unit）具有较大的CD，这样在刻蚀的时候，顶电极（TE）或顶电极（TE）/牺牲掩模将不会被削尖，这样在电介质填充之后的CMP工艺中，变相的增加了图案密度（Pattern Density），并可以使CMP暂时停止在Dummy-MTJ Unit之上，然后，再进行少量的过移除以去掉牺牲掩模，并同时可选择性移除部分顶电极膜层以增加欧姆接触面积。
采用这种工艺可以有效的避免在CMP工艺过程中，顶电极或顶电极/磁性隧道结（MTJ）被移除掉的可能性，无疑对磁性随机存储（MRAM）器件整个回路磁性、电学和良率的提升都有极大的帮助。
附图说明
图1 是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，带金属通孔Vx（x≥1）的CMOS基底的示意图。
图2a-2b是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，沉积底电极膜层、磁性隧道结/假磁性隧道结膜层、顶电极膜层和/或牺牲掩模之后的示意图。
图3a-3b是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，图形化定义磁性隧道结和假磁性隧道结图案，顶电极/磁性隧道结/底电极和假磁性隧道结顶电极/假磁性隧道结/假磁性隧道结底电极刻蚀之后，紧接着对磁性隧道结/假磁性隧道结进行绝缘覆盖之后的示意图。
图 4a-4b是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，填充电介质之后的示意图。
图5a-5e是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，对填充电介质进行平坦化处理使并使移除停止在假磁性隧道结单元（Dummy-MTJ Unit）之上的覆盖层之后的示意图。
图6a-6d是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，制作顶电极接触之后的示意图。
图 7是根据本发明优选实施例的一种假磁性隧道结单元结构制备方法，制作位线（BL）连线之后的示意图。
附图标记说明：200-表面抛光的金属通孔Vx（x≥1）的CMOS基底，210-金属通孔Vx（x≥1）层间电介质，220-金属通孔Vx（x≥1），310-底电极，320-磁性隧道结（MTJ）/假磁性隧道结（Dummy-MTJ）多层膜，330-顶电极，340-牺牲掩模，410-绝缘覆盖层，420-电介质，510-顶电极接触（TEC）层间电介质，520-顶电极接触（TEC），610-位线（BL）层间电介质和620-位线（BL）。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
假磁性隧道结单元结构制备方法，制作关键尺寸（Critical Dimension，CD）比MTJ的CD大的多的假磁性隧道结单元（Dummy-MTJ Unit）。具体地为：在磁性隧道结（MTJ）旁边制作和底电极通孔、位线（BL）都不相连接的假磁性隧道结单元（Dummy-MTJ Unit）。
由于假磁性隧道结单元（Dummy-MTJ Unit）具有较大的CD，这样在刻蚀的时候，顶电极（TE）或顶电极（TE）/牺牲掩模将不会被削尖，这样在电介质填充之后的CMP工艺中，变相的增加了图案密度（Pattern Density），并可以使CMP暂时停止在Dummy-MTJ Unit之上，然后，再进行少量的过移除以去掉牺牲掩模，并同时可选择性移除部分顶电极膜层以增加欧姆接触面积。
采用这种工艺可以有效的避免在CMP工艺过程中，顶电极或顶电极/磁性隧道结（MTJ）被移除掉的可能性，无疑对磁性随机存储（MRAM）器件整个回路磁性、电学和良率的提升都有极大的帮助。
本发明包括但不只限于制备磁性随机存储器（MRAM），也不限于任何工艺顺序或流程，只要制备得到的产品或装置与以下优选工艺顺序或流程制备得到的相同或相似方法，其具体步骤如下：
步骤一：提供表面抛光的带金属通孔Vx（x≥1）的CMOS基底200，如图1所示；其中，金属通孔Vx（x≥1）220材料可以是Cu、CuN、TaN、Ta、Ti、TiN、Co、W、Al、WN、Ru或者它们的任意组合等。
步骤二：在经过平坦化处理之后的CMOS基底200上沉积底电极310、磁性隧道结多层膜/假磁性隧道结多层膜320和顶电极330，或者，在经过平坦化处理之后的CMOS基底100上沉积底电极310、磁性隧道结多层膜/假磁性隧道结多层膜320、顶电极330和牺牲掩模340，磁性隧道结多层膜位于磁性隧道结区域，假磁性隧道结多层膜位于假磁性隧道结区域，如图2（图2a和图2b）所示。
其中，底电极（Bottom Electrode，BE）310可以是Ta、TaN、Ru、Ti、TiN、W、WN或者它们的任意组合等；其厚度为5nm～80nm，可以采用化学气相沉积（CVD, Chemical VaporDeposition）、物理气相沉积（PVD, Physical Vapor Deposition）、原子层沉积（ALD,Atomic Layer Deposition）或离子束沉积（IBD, Ion Beam Deposition）等方式实现；作为优选，可以在底电极310沉积之后对其进行平坦化处理，以获得在磁性隧道结多层膜和假磁性隧道结多层膜沉积之前最佳的表面平坦度。
磁性隧道结（MTJ）多层膜/假磁性隧道结（Dummy-MTJ）多层膜320的总厚度均为5nm~40nm，可以是由参考层、势垒层和记忆层依次向上叠加的底部钉扎（Bottom Pinned）结构或者是由记忆层、势垒层和参考层依次向上叠加的顶部钉扎（Top Pinned）结构。
进一步地，参考层具有磁极化不变性，根据其是面内型（iSTT-MRAM）或垂直（pSTT-MRAM）结构有所不同。面内型（iSTT-MRAM）的参考层一般具有（IrMn或PtMn）/CoFe/Ru/CoFe/CoFeB结构，其优选总厚度为10~30nm；垂直型（pSTT-MRAM）的参考层一般具有TbCoFe或[Co/Pt]/Co/Ru/[CoPt]/CoFeBm超晶格多层膜结构，通常下面需要一层缓冲/种子层,例如Ta/Pt、Ta/Ru、Ta/Ru/Pt、CoFeB/Ta/Pt、Ta/CoFeB/Pt、CoFeB/Ru/Pt或CoFeB/Ta/Ru/Pt等，优选参考层总厚度为3~20nm。
进一步地，势垒层为非磁性金属氧化物，优选MgO、MgBxOy、MgAlxOy或Al2O3等，其厚度为0.5nm~3nm。
进一步地，记忆层具有可变磁极化，根据其是面内型（iSTT-MRAM）或垂直（pSTT-MRAM）结构又所不同。面内型iSTT-MRAM的记忆层一般为CoFe/CoFeB或CoFe/NiFe，其优选厚度为2nm~6nm，垂直型pSTT-MRAM记忆层一般为CoFeB、CoFe/CoFeB、Fe/CoFeB、CoFeB（Ta，W，Mo）/CoFeB，其优选厚度为0.8nm~2nm。
顶电极（Top Electrode，TE）330的厚度为20nm~100nm，选择Ta、TaN、Ti、TiN、W、W或它们的任意组合等以期在卤素电浆中获得更好刻轮廓。
牺牲掩模340的总厚度为20nm~150nm，其材料可以是C、SiO2、SiON、SiCN、SiC或SiN等。
步骤三：图形化定义磁性隧道结和假磁性隧道结图案，在磁性隧道结区域，对顶电极330、磁性隧道结（MTJ）多层膜320和底电极310进行刻蚀，在假磁性隧道结区域，对顶电极330、假磁性隧道结多层膜320和底电极310进行刻蚀，然后，沉积一层绝缘覆盖层（Encapsulation Layer）410在磁性隧道结（MTJ）存储单元和假磁性隧道结存储单元的周围，如图3（图3a和图3b）所示。
采用RIE工艺对顶电极（TE）310进行刻蚀。其中，顶电极刻蚀的气体主要是Cl2或CF4等。刻蚀之后采用RIE和/或湿法工艺除去残留的聚合物，以使图案转移到磁性隧道结和假磁性隧道结的顶部。
采用反应离子刻蚀（RIE）和／或者离子束刻蚀（IBE, Ion Beam Etching）的方法完成对磁性隧道结多层膜/假磁性隧道结多层膜320及其底电极310的刻蚀；
其中，IBE主要采用Ne、Ar、Kr或者Xe等作为离子源，并可以添加少量的O2和/或N2等；RIE主要采用CH3OH、CH4/Ar、C2H5OH、CH3OH/Ar或者CO/NH3等作为主要刻蚀气体。
更进一步地，采用IBE工艺对刻蚀之后顶电极、磁性隧道结/假磁性隧道结、底电极侧壁进行修剪以去除侧壁损伤/沉积层，其气体为Ne、Ar、Kr或者Xe等，严格控制工艺参数，如：离子入射角度、功率、气体种类和温度等参数，以使得所有的侧壁损伤/覆盖层都能被有效的去除掉。
绝缘覆盖层410材料为SiO2、SiON、SiC、SiN或者SiCN等，其形成方法为化学气相沉积（CVD）、原子层沉积（ALD）或离子束沉积（IBD）等。
步骤四：沉积电介质420在磁性隧道结（MTJ）存储单元和假磁性隧道结存储单元的周围，如图4（图4a和图4b）所示。
电介质420一般为SiO2、SiCOH或SiON等，一般可以采用CVD、ALD或IBD等方式来实现。
步骤五：对沉积电介质420进行平坦化处理，并使移除停止在覆盖在假磁性隧道结单元（Dummy-MTJ Unit）上面的覆盖层410之上，如图5（图5a-5e）所示。
进一步地，移除工艺可以选择进一步移除。
进一步地，过移除以去掉牺牲掩模。
进一步地，过移除以去掉部分顶电极膜层。
步骤六：沉积顶电极接触（TEC）电介质510，图形化定义顶电极接触图案，并对其进行刻蚀和非Cu填充以形成顶电极接触（TEC）520，如图6（图6a-6d）所示。
其中，沉积顶电极接触（TEC）电介质510的厚度为0nm~50nm，其形成材料为SiO2、SiON、SiC、SiN、SiCN或者它们的任意组合等。
步骤六可以进一步的分为如下子步骤：
6.1：在电介质的CMP工序之后，沉积顶电极接触（TEC）电介质510。
6.2：图形化定义顶电极接触（TEC）图案，并对其进行刻蚀。
其中，顶电极接触（TEC）图案可以类似后续的位线（BL）图案，如图6c所示；也可是类似磁性隧道结（MTJ）图案但是比磁性隧道结图案大，如图6d。刻蚀工艺采用RIE或者IBE工艺，如果采用RIE工艺，刻蚀气体选自SF6、NF3、CF4、CHF3、CH2F2、CHF3、C4F8、C4F6、C3F6、C2F6、CO、CO2、NH3、N2、O2、Ar或He等；如果采用IBE工艺，离子源选自Ne、Ar、Kr或Xe等，并可添加少量的O2和/或N2等。
刻蚀之后，采用RIE和/或湿法刻蚀（Wet Etching）除掉残留的有机物和顶电极（TE）表面的氧化层以获得良好的欧姆接触。
6.3：顶电极接触（TEC）金属填充，磨平填充金属直到顶电极接触（TEC）电介质510顶部。
其中，顶电极接触（TEC）金属为Ti、TiN、W、WN、Ta、TaN或Ru等，其形成方法为PVD、CVD、ALD或IBD等。
步骤七：制作金属位线（BL）620连接，如图7所示。
其中，位线（BL）620的材料为金属Cu，并有Ti/TiN或Ta/TiN防扩散层；位线（BL）层间电介质610一般为SiO2、SiON或低电介常数（Low-K）电介质，并可以在沉积之间，选择性的沉积一层SiN、SiCN或SiC等。
更进一步地，低介电常数（Low-k）电介质是指介电常数（k）低于二氧化硅（k=3.9）的材料，在具体实施时，Low-k材料可以是含氢硅酸盐（Hydrogen Silsequioxane，HSQ，k=2.8~3.0），含有Si-CH3官能基的含甲基硅酸盐类（Methylsilsesquioxane，MSQ，k=2.5~2.7，综合含氢硅酸盐类 HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(HybridOrganic Siloxane Polymer，HOSP)薄膜（k=2.5），多孔SiOCH薄膜（k=2.3~2.7），甚至可以采用超低介电常数（k<2.0）的多孔性硅酸盐（Porous Silicate）等有机类高分子化合物及介电常数 （k）为 1.9的多孔 SiOCH 薄膜。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。
Claims (12)
1.一种假磁性隧道结单元结构制备方法，其特征在于，其包括以下步骤：
步骤一：提供表面抛光的带金属通孔Vx的CMOS基底，其中x≥1；
步骤二：在经过平坦化处理之后的CMOS基底上沉积底电极、磁性隧道结多层膜/假磁性隧道结多层膜和顶电极，或者，在经过平坦化处理之后的CMOS基底上沉积底电极、磁性隧道结多层膜/假磁性隧道结多层膜、顶电极和牺牲掩模，磁性隧道结多层膜位于磁性隧道结区域，假磁性隧道结多层膜位于假磁性隧道结区域；所述磁性隧道结多层膜与所述假磁性隧道结多层膜的总厚度均相同；
步骤三：图形化定义磁性隧道结和假磁性隧道结图案，在磁性隧道结区域，对顶电极、磁性隧道结多层膜和底电极进行刻蚀，在假磁性隧道结区域，对顶电极、假磁性隧道结多层膜和底电极进行刻蚀，然后沉积一层绝缘覆盖层在磁性隧道结单元和假磁性隧道结单元的周围；所述假磁性隧道结的关键尺寸大于所述磁性隧道结的关键尺寸；
步骤四：沉积电介质在磁性隧道结单元和假磁性隧道结单元的周围；
步骤五：对沉积电介质进行平坦化处理，并使移除停止在覆盖在假磁性隧道结单元上面的绝缘覆盖层之上，并进行进一步移除；
步骤六：沉积顶电极接触电介质，图形化定义顶电极接触图案，并对其进行刻蚀和非Cu填充以形成顶电极接触；
步骤七：制作金属位线连接。
2.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，金属通孔Vx材料是Cu、CuN、TaN、Ta、Ti、TiN、Co、W、Al、WN、Ru或者它们的任意组合。
3.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，底电极材料是Ta、TaN、Ru、Ti、TiN、W、WN或者它们的任意组合，底电极厚度为5nm～80nm，采用化学气相沉积、物理气相沉积、原子层沉积或离子束沉积方式实现。
4.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，在底电极沉积之后对其进行平坦化处理，以获得在磁性隧道结多层膜和假磁性隧道结多层膜沉积之前最佳的表面平坦度。
5.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，磁性隧道结多层膜和假磁性隧道结多层膜的总厚度均为5nm～40nm，是由参考层、势垒层和记忆层依次向上叠加的底部钉扎结构或者是由记忆层、势垒层和参考层依次向上叠加的顶部钉扎结构。
6.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，顶电极的厚度为20nm～100nm，顶电极的材料为Ta、TaN、Ti、TiN、W、W或它们的任意组合。
7.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，牺牲掩模的总厚度为20nm～150nm，材料是C、SiO2、SiON、SiCN、SiC或SiN。
8.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，绝缘覆盖层材料为SiO2、SiON、SiC、SiN或者SiCN，其形成方法为化学气相沉积、原子层沉积或离子束沉积，沉积电介质为SiO2、SiCOH或SiON，采用化学气相沉积、原子层沉积或离子束沉积方式来实现。
9.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，在步骤五中，移除工艺停止在假磁性隧道结单元上面的绝缘覆盖层之上，然后，再进行少量的过移除以去掉牺牲掩模。
10.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，在步骤五中，移除工艺停止在假磁性隧道结单元上面的绝缘覆盖层之上，然后，再进行过移除以去掉部分顶电极膜层。
11.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，沉积顶电极接触电介质的厚度为0nm～50nm，其形成材料为SiO2、SiON、SiC、SiN、SiCN或者它们的任意组合。
12.如权利要求1所述的假磁性隧道结单元结构制备方法，其特征在于，步骤六包括：
6.1：在电介质的平坦化处理之后，沉积顶电极接触电介质；
6.2：图形化定义顶电极接触图案，并对其进行刻蚀；
6.3：顶电极接触金属填充，磨平填充金属直到顶电极接触电介质顶部。
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