KR100821814B1 - 구리 상감법에 의한 금속배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 90
- 239000010949 copper Substances 0.000 title claims abstract description 49
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims abstract description 48
- 229910052802 copper Inorganic materials 0.000 title claims abstract description 48
- 238000001465 metallisation Methods 0.000 title description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 47
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 15
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 14
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000005751 Copper oxide Substances 0.000 claims abstract description 13
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910000431 copper oxide Inorganic materials 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000001039 wet etching Methods 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 2
- 239000011800 void material Substances 0.000 abstract description 4
- 238000002791 soaking Methods 0.000 abstract 3
- 230000002950 deficient Effects 0.000 abstract 1
- 238000000206 photolithography Methods 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 8
- 239000000126 substance Substances 0.000 description 4
- 229910021642 ultra pure water Inorganic materials 0.000 description 3
- 239000012498 ultrapure water Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- JJLJMEJHUUYSSY-UHFFFAOYSA-L Copper hydroxide Chemical compound [OH-].[OH-].[Cu+2] JJLJMEJHUUYSSY-UHFFFAOYSA-L 0.000 description 1
- 239000005750 Copper hydroxide Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910001956 copper hydroxide Inorganic materials 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 구리 상감법에 의한 금속배선 형성방법에 관한 것으로, 더욱 상세하게는 접촉 불량 또는 비아 보이드 현상을 방지하여 안정된 비아 컨택 저항을 유지할 수 있는 구리 상감법에 의한 금속배선 형성방법에 관한 것이다.
본 발명의 구리 상감법에 의한 금속배선 형성방법은 하부 구리배선 및 확산방지막이 형성된 반도체 기판 상에 층간절연막을 증착하는 제1 단계; 사진/식각 공정을 진행하여 비아 콘택홀 및 트랜치 패턴을 형성하는 제2 단계; 건식식각과 습식식각 공정을 수행하여 확산방지막을 제거하는 제3 단계; 상기 제3 단계 완료 후 소정의 공정 대기시간이 경과하는 경우 추가 습식식각 공정을 수행하여 구리산화막을 제거하는 제4 단계; 배리어 금속과 구리막을 형성하는 제5 단계; 및 CMP 공정에 의하여 금속배선을 패터닝하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 구리 상감법에 의한 금속배선 형성방법에 의하면 비아컨택홀 형성 후 일정한 시간이 경과한 경우 구리금속 표면에 형성된 산화구리막을 제거하는 스텝을 추가적으로 구비함으로써 비아 컨택저항 불량 또는 비아 보이드를 방지하여 수율(yield)을 향상시킬 수 있는 효과가 있다.
구리 배선, 이중 상감법, 비아 보이드, 구리산화막, TMAH
Description
도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도,
도 2는 본 발명의 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법의 공정진행 순서를 보여주는 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 하부 구리배선
30 : 확산 방지막 40 : 층간 절연막
50 : 비아 콘택홀 60 : 금속배선 패턴
70 : 배리어 금속 80 : 구리막
본 발명은 구리 상감법에 의한 금속배선 형성방법에 관한 것으로, 더욱 상세하게는 접촉 불량 또는 비아 보이드 현상을 방지하여 안정된 비아 컨택 저항을 유지할 수 있는 구리 상감법에 의한 금속배선 형성방법에 관한 것이다.
최근 동작속도가 빠르고 고신뢰성의 반도체 소자를 제조하기 위해 종래의 알루미늄보다 비저항이 낮은 구리를 배선재료로 사용하는 추세이다. 그러나 구리배선은 기존의 건식식각 방법으로 식각을 진행하기 어렵기 때문에 이중상감법(dual damascene)에 의하여 패터닝되는 것이 일반적이다.
이중상감법은 층간 절연막에 금속배선 및 콘택홀을 위한 패터닝이 함께 진행된 후에 배선을 위한 금속층을 상기 금속배선 패턴(또는 트랜치) 및 콘택홀에 매립하고 불필요한 부분의 금속층을 CMP(chemical mechanical polish, 이하 'CMP'라 한다) 공정에 의하여 제거하여 배선을 형성하는 공정을 말한다.
도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도이다.
첨부된 도 1에 도시한 바와 같이 먼저 하부 구리배선(20) 및 확산방지막(30)이 형성된 반도체 기판(10) 상에 층간절연막(40)을 증착하고, 사진/식각 공정을 진행하여 상기 웨이퍼 상에 비아 콘택홀(50) 및 금속배선 패턴(60)을 형성한다.(도 1a 참조)
이후 배리어 금속(barrier metal layer, 70)과 시드 구리막(seed copper layer)을 증착하고나서, 상기 웨이퍼를 전기화학적도금(electrochemical plating, 이하 'ECP'라 한다) 방식에 의하여 구리막(80)을 형성한다.(도 1b 참조)
상기 구리막(80)이 형성된 웨이퍼를 CMP(chemical mechanical polish, 이하 'CMP'라 한다.) 공정에 의하여 금속 배선형성부위 이외의 구리막(80) 및 배리어 금속(70)을 제거함으로써 구리금속배선을 형성하는 것이다.(도 1c 참조)
첨부된 도 1a에 도시한 바와 같이, 종래의 이중상감법에 따른 비아컨택홀 형성과정에서 하부 구리금속의 확산방지막으로서 실리콘질화막(SiN)이 주로 사용된다. 상기 금속배선 및 비아콘택홀의 패턴을 형성하고나서 감광막을 애싱(ashing)한 후 비아콘택홀의 하부에 잔존하는 상기 확산방지막은 건식 식각 공정과 습식 식각 공정을 진행하여 제거된다.
여기서 사용되는 습식 식각 공정은 희석된 염산 용액으로 처리하는 제1 스텝과, 희석된 불산 용액으로 처리하는 제2 스텝과, 희석된 TMAH(Tetra methyl ammonium hydroxide, 이하 'TMAH'라 한다) 용액으로 처리하는 제3 스텝으로 이루어진다.
상기 제1 스텝 및 제2 스텝은 건식식각에 의하여 노출된 비아컨택홀 하부의 구리 금속을 부드럽게 식각하기 위한 것이며, 상기 제3 스텝은 구리 금속 표면을 수산화기(-OH)로 처리하여 표면을 안정화시키기 위한 것이다.
그러나 상기 TMAH 용액에 의하여 구리 금속 표면을 보호 처리(passivation treatment)하더라도 충분한 시간이 경과한 후에는 구리금속 표면의 산화 반응에 의해 구리산화막(CuxOy; x,y는 자연수)이 형성되어 후속공정인 배리어 금속과의 접촉을 방해하여 비아 컨택저항 불량 또는 비아 보이드(Via void) 현상을 유발하여 저 수율을 초래한다는 문제점이 있다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 비아 컨택저항 불량 또는 비아 보이드 현상을 방지하여 안정된 비아 컨택 저항을 유지할 수 있는 구리 상감법에 의한 금속배선 형성방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 구리 상감법에 의한 금속배선 형성방법은 하부 구리배선 및 확산방지막이 형성된 반도체 기판 상에 층간절연막을 증착하는 제1 단계; 사진/식각 공정을 진행하여 비아 콘택홀 및 트랜치 패턴을 형성하는 제2 단계; 건식식각과 습식식각 공정을 수행하여 확산방지막을 제거하는 제3 단계; 상기 제3 단계 완료 후 소정의 공정 대기시간이 경과하는 경우 추가 습식식각 공정을 수행하여 구리산화막을 제거하는 제4 단계; 배리어 금속과 구리막을 형성하는 제5 단계; 및 CMP 공정에 의하여 금속배선을 패터닝하는 제6 단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 제4 단계의 공정 대기시간은 9시간인 것을 특징으로 한다.
또한, 상기 제4 단계의 추가 습식식각 공정은 다음의 각 스텝으로 이루지는 것을 특징으로 한다.
(가) 부피비 100:1로 희석된 염산용액으로 10 ~ 20초 침지하는 스텝
(나) 부피비 100:1로 희석된 불산용액으로 5 ~ 7초 침지하는 스텝
(다) 부피비 110:30으로 희석된 TMAH용액으로 4 ~ 6초 침지하는 스텝
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법의 공정진행 순서를 보여주는 공정순서도이다.
첨부된 도 2에 도시한 바와 같이 본 발명의 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법은 제1 단계 내지 제6 단계를 포함하여 이루어져 있다.
상기 제1 단계는 하부 구리배선 및 확산방지막이 형성된 반도체 기판 상에 층간절연막을 증착하는 단계이다. 보다 상세하게는 설명하면, 상기 층간절연막은 단일층 또는 다중층으로도 형성할 수 있다.
예를 들어 상기 다중층은 제1절연막/식각정지막/제2절연막의 적층구조로 형성될 수 있다. 여기서 식각정지막은 후술되는 트렌치 식각단계에서 식각 선택비가 높은 층으로서, 식각 정지막(etch stop layer)으로서 역할을 수행한다.
상기 제2 단계는 사진/식각 공정을 진행하여 비아 콘택홀 및 트랜치 패턴을 형성하는 단계이다. 보다 상세하게는 설명하면, 상기 제2 단계는 비아 사진/식각 공정을 진행하여 비아 콘택홀을 형성하는 비아 패터닝 스텝과 트랜치 사진/식각 공정을 진행하여 트랜치를 형성하는 트랜치 패터닝 스텝으로 이루어진다.
본 발명의 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법은 상기 비아 패터닝 스텝을 트랜치 패터닝 스텝 보다 먼저 수행하는 방식 또는 상기 트랜치 패터닝 스텝을 비아 패터닝 스텝 보다 먼저 수행하는 방식에 의하여 수행될 수 있다.
상기 제3 단계는 건식식각과 습식식각 공정을 수행하여 확산방지막을 제거하는 단계이다. 보다 상세하게는 설명하면, 상기 건식식각 공정은 아르곤(Ar) 가스를 사용한 플라즈마를 형성하여 스퍼터링 방식으로 비아콘택홀의 하부에 잔존하는 상기 확산방지막을 물리적으로 제거되는 과정일 수 있다.
또한 상기 습식식각 공정은 희석된 염산용액으로 구리 금속 표면의 일부를 부드럽게 1차 식각하는 제1 스텝, 희석된 불산용액으로 구리 금속 표면의 일부를 부드럽게 2차 식각하는 제2 스텝 및 희석된 TMAH용액으로 구리 금속 표면에 수산화구리로 이루어진 보호층을 형성하는 제3 스텝에 의하여 수행될 수 있다.
이 경우 상기 제1 스텝은 초순수:HCl = 100:1 비율로 희석된 용액으로 30초 정도 침지하는 것이 바람직하고, 상기 제2 스텝은 초순수:HF = 100:1 비율로 희석된 용액으로 12초 정도 침지하는 것이 바람직하고, 상기 제3 스텝은 초순수:TMAH = 110:30 비율로 희석된 용액으로 5초 정도 침지하는 것이 바람직하다.
상기 제4 단계는 상기 제3 단계 완료 후 소정의 공정 대기시간이 경과하는 경우 추가 습식식각 공정을 수행하여 구리산화막을 제거하는 단계이다. 즉, 상기 제3 단계 완료 후 일정 시간 이내에 후속 공정인 배리어 금속 증착이 진행되지 않을 경우 비아콘택홀의 하부에서 노출된 하부 구리배선의 표면에 형성된 구리산화막은 배리어 금속과의 접촉 불량으로 인하여 비아 보이드를 형성하거나 비아 저항의 증가를 초래하게 되므로, 상기 구리산화막을 추가적으로 제거하는 단계이다.
상기 제5 단계는 배리어 금속과 구리막을 형성하는 단계이다. 상기 배리어 금속은 구리의 확산을 방지하기 위한 것으로서, 주로 Ti, TiN 또는 이들의 적층 구조를 사용한다. 상기 구리막은 화학기상증착법(chemical vapor deposition) 또는 ECP 방식에 의하여 형성될 수 있다.
상기 제6 단계는 CMP 공정에 의하여 금속배선을 패터닝하는 단계이다. 즉 상기 CMP 공정은 금속 배선형성부위 이외의 구리막 및 배리어 금속을 제거함으로써 금속 배선 패턴을 형성하는 것이다.
따라서 본 발명의 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법은 예기치 못한 장비 문제로 인하여 배리어 금속 증착이 일정한 시간 이내에 진행되지 않을 경우 구리산화막을 추가적으로 제거하는 단계를 구비함으로써 비아 보이드 현상 또는 비아 저항의 증가를 방지하는 역할을 수행하는 것이다.
본 발명의 다른 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법에서, 상기 제4 단계의 공정 대기시간은 9시간인 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 구리 상감법에 의한 금속배선 형성방법에서, 상기 제4 단계의 추가 습식식각 공정은 다음의 각 스텝으로 이루지는 것이 바람직하다.
(가) 부피비 100:1로 희석된 염산용액으로 10 ~ 20초 침지하는 스텝
(나) 부피비 100:1로 희석된 불산용액으로 5 ~ 7초 침지하는 스텝
(다) 부피비 110:30으로 희석된 TMAH용액으로 4 ~ 6초 침지하는 스텝
따라서 비아컨택홀 하부의 구리 금속 표면이 노출된 상태에서 후속 공정인 배리어 금속 증착 공정까지 최대한 신속하게 이루어져야 하며 구리산화막의 성장을 막기 위한 최대 시간을 9시간으로 관리하는 것이 바람직하며, 만약 공정 대기시간이 9시간을 경과하는 경우 상기 추가 습식식각 공정에 의하여 구리산화막을 제거하는 것이 바람직하다.
이때 상기 추가 식각 공정의 조건은 구리금속 표면에 대한 화학적 손상(chemical attack)을 최소화하고 표면에 형성된 구리산화막을 제거하기 충분한 시간으로 진행하는 것이 바람직하다. 즉, 상기 염산용액의 경우 10 ~ 20초, 불산용액의 경우 5 ~ 7초, TMAH용액의 경우 4 ~ 6초로 진행하는 것이 바람직하다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 구리 상감법에 의한 금속배선 형성방법에 의하면 비아컨택홀 형성 후 일정한 시간이 경과한 경우 구리금속 표면에 형성된 산화구리막을 제거하는 스텝을 추가적으로 구비함으로써 비아 컨택저항 불량 또는 비아 보이드를 방지하여 수율(yield)을 향상시킬 수 있는 효과가 있다.
Claims (3)
- 하부 구리배선 및 확산방지막이 형성된 반도체 기판 상에 층간절연막을 증착하는 제1 단계; 사진/식각 공정을 진행하여 비아 콘택홀 및 트랜치 패턴을 형성하는 제2 단계; 건식식각과 습식식각 공정을 수행하여 확산방지막을 제거하는 제3 단계; 상기 제3 단계 완료 후 공정 대기시간이 9시간을 경과하는 경우 추가 습식식각 공정을 수행하여 구리산화막을 제거하는 제4 단계; 배리어 금속과 구리막을 형성하는 제5 단계; 및 CMP 공정에 의하여 금속배선을 패터닝하는 제6 단계;를 포함하여 이루어진 것을 특징으로 하는 구리 상감법에 의한 금속배선 형성방법.
- 삭제
- 제1항에 있어서, 상기 제4 단계의 추가 습식식각 공정은 다음의 각 스텝으로 이루지는 것을 특징으로 하는 구리 상감법에 의한 금속배선 형성방법.(가) 부피비 100:1로 희석된 염산용액으로 10 ~ 20초 침지하는 스텝(나) 부피비 100:1로 희석된 불산용액으로 5 ~ 7초 침지하는 스텝(다) 부피비 110:30으로 희석된 TMAH용액으로 4 ~ 6초 침지하는 스텝
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (1)
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| KR100821814B1 true KR100821814B1 (ko) | 2008-04-14 |
Family
ID=39534711
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| KR1020060123328A KR100821814B1 (ko) | 2006-12-06 | 2006-12-06 | 구리 상감법에 의한 금속배선 형성방법 |
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| KR (1) | KR100821814B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20040000703A (ko) * | 2002-06-25 | 2004-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
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| KR100651602B1 (ko) | 2005-12-14 | 2006-11-30 | 동부일렉트로닉스 주식회사 | 반도체 장치의 금속 배선 형성 방법 |
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