KR100542644B1 - 규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법 - Google Patents

규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법 Download PDF

Info

Publication number
KR100542644B1
KR100542644B1 KR1020020069151A KR20020069151A KR100542644B1 KR 100542644 B1 KR100542644 B1 KR 100542644B1 KR 1020020069151 A KR1020020069151 A KR 1020020069151A KR 20020069151 A KR20020069151 A KR 20020069151A KR 100542644 B1 KR100542644 B1 KR 100542644B1
Authority
KR
South Korea
Prior art keywords
layer
silicon
copper
interlayer insulating
metal
Prior art date
Application number
KR1020020069151A
Other languages
English (en)
Other versions
KR20030087518A (ko
Inventor
오토고이치
다케와키도시유키
우사미다쓰야
야마니시노부유키
Original Assignee
닛본 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴끼 가부시끼가이샤 filed Critical 닛본 덴끼 가부시끼가이샤
Publication of KR20030087518A publication Critical patent/KR20030087518A/ko
Application granted granted Critical
Publication of KR100542644B1 publication Critical patent/KR100542644B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53233—Copper alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H01L21/3121—Layers comprising organo-silicon compounds
    • H01L21/3122—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds
    • H01L21/3124—Layers comprising organo-silicon compounds layers comprising polysiloxane compounds layers comprising hydrogen silsesquioxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

반도체장치에서, 홈을 갖는 층간절연층(103, 203)이 하부절연층(101, 201)상에 형성된다. 금속실리사이드를 포함하지 않는 규소함유금속층(111, 221)이 홈에 매립된다. 금속확산장벽층(109, 208)은 규소함유금속층 및 층간절연층상에 형성된다.
반도체장치, 기생용량, 금속산화물, 규소함유금속층, 금속확산장벽층

Description

규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법{Semiconductor device having silicon-including metal wiring layer and its manufacturing method}
도 1a 내지 1h는 제1종래 반도체장치 제조방법을 설명하기 위한 단면도들;
도 2a 내지 2p는 제2종래 반도체장치 제조방법을 설명하기 위한 단면도들;
도 3은 도 2a 내지 2p에서 나타낸 방법에 의해 얻어진 비아구조의 제조수율을 보여주는 그래프;
도 4는 종래의 평행판 플라즈마CVD장치를 보여주는 단면도;
도 5a 내지 5j는 본 발명에 따른 반도체장치 제조방법의 제1실시예를 설명하기 위한 단면도들;
도 6은 도 5i의 규소함유구리층 내의 Si성분분포를 보여주는 그래프;
도 7은 Cu-Si의 상태도;
도 8a 및 8b는 도 5a 내지 도 5j에서 보여준 제조방법의 변형예를 설명하기 위한 단면도들;
도 9a 내지 9s는 본 발명에 따른 반도체장치 제조방법의 제2실시예를 설명하기 위한 단면도들;
도 10a 내지 10v는 본 발명에 따른 반도체장치 제조방법의 제3실시예를 설명하기 위한 단면도들;
도 11은 도 10a 내지 10v에서 보여준 방법에 의해 얻어진 반도체장치의 오류가능성을 보여주는 그래프;
도 12는 도 10a 내지 10v에서 보여준 방법에 의해 얻어진 반도체장치의 제조수율을 보여주는 그래프;
도 13a 내지 13f는 본 발명에 따른 반도체장치 제조방법의 제4실시예를 설명하기 위한 단면도들;
도 14는 순수 구리와 규소함유구리의 반사율을 보여주는 그래프;
도 15a 내지 15f는 본 발명에 따른 반도체장치 제조방법의 제5실시예를 설명하기 위한 단면도들;
도 16a는 사다리형 수소실록산의 화학구조를 보여주는 도면;
도 16b는 도 16a의 사다리형 수소실록산의 특성을 보여주는 표;
도 16c는 도 16a의 사다리형 수소실록산의 흡광도를 보여주는 그래프;
도 16d는 도 16a의 사다리형 수소실록산의 밀도 및 굴절률을 보여주는 그래프;
도 17은 HSQ(hydrogen silsesquioxane)의 화학구조를 보여주는 도면;
도 18, 19 및 20은 본 발명에 따른 사다리형 수소실록산 및 HSQ의 특성을 보여주는 그래프들;
도 21a는 반도체웨이퍼 도면; 및
도 21b는 도 21a의 반도체웨이퍼상에 사다리형 수소실록산 및 HSQ의 에칭량 을 보여주는 표이다.
<도면의 주요부분에 대한 부호의 설명>
102, 202, 210 : 에칭스토퍼 103, 110, 203a, 211a : 층간절연층
104, 131, 204 : 비반사도포층 105, 132, 205 : 포토레지스트층
106, 133, 141, 206, 216 : 장벽금속층
107, 314 : 구리층
111, 135, 143, 221, 222 : 규소함유구리층
132a, 140a, 213a, 215a : 비아홀
138, 203b, 211b : 마스크층간절연층
본 발명은, 구리(Cu)배선층들과 같은 금속배선층들을 포함하는 반도체장치 및 그의 제조방법에 관한 것이다.
반도체장치들은 매우 미세한 구조를 갖기 때문에, 배선층들의 저항이 증가되고, 또 그 사이의 기생용량이 증가된다. 배선층들의 저항의 증가 및 기생용량의 증가는 그 시정수를 증가시켜, 배선층들에서 신호들의 전파를 지연시킨다.
배선층들의 저항을 감소시키기 위하여, 알루미늄(Al)보다는 구리가 사용된다. 그러나, Cu를 건식에칭하는 것은 어렵기 때문에, 다마신구조(damascene structure)라고 하는 Cu를 사용한 배선층형성에 CMP(chemical mechanical polishing)공정이 적용된다.
Cu를 사용한 종래의 단일다마신구조의 제조방법(JP-A-2000-150517)에서는, CMP공정에 의해 층간절연층의 홈에 채워진 구리층이, 장벽금속층과 구리확산장벽층에 의해 완전히 협지되어, 구리층으로부터 구리의 확산 및 구리층의 산화를 억제한다. 또한, 구리층의 일렉트로마이그레이션(eletromigration)을 억제하기 위하여, 구리실리사이드가 구리층의 최상면에 형성된다. 이하에서 보다 상세하게 설명된다.
그러나, 앞서 설명한 종래의 단일다마신구조의 제조방법에서는, 배선층들의 저항은 구리실리사이드와 그 산화물의 존재로 인하여 실질적으로 증가된다.
한편, 종래의 Cu를 사용한 이중다마신구조의 제조방법에서는, 제1구리층이 장벽금속막을 개재하여 층간절연층의 홈에 채워지고, 그 다음 구리확산장벽층이 그 위에 형성된다. 그리고, 층간절연층들이 구리확산장벽층상에 형성되고, 포토리소그래피 및 구리확산장벽층을 에칭스토퍼로 한 에칭공정에 의해 비아홀이 층간절연층에 형성된다. 다른 구리층이 비아홀에 채워지고 제1구리층에 접속된다. 이것도 이하에서 자세하게 설명된다.
그러나, 상기 설명한 종래의 이중다마신구조의 제조방법에서는, 구리확산장벽층이 포토리소그래피와 에칭공정에 의해 층간절연층에 대하여 과다 에칭될 수 있어, 제1구리층이 O2가스플라즈마를 이용한 후속 건식에싱(dry ashing)공정에 의해 산화되어, 제조수율이 감소되고 일렉트로마이그레이션이 증가한다.
이중다마신구조는 주로 비아제1형, 중간제1형 및 트렌치제1형으로 구분된다.
비아제1형 이중다마신구조에서, 제1 및 제2절연층들이 연속적으로 형성된다. 그리고, 비아홀이 제1층간절연층에 형성되고, 그 다음 홈이 제2절연막에 형성된다. 마지막으로, 비아구조 및 홈배선층이 비아홀과 홈에 동시에 각각 형성된다.
중간제1형 이중다마신구조에서, 제1층간절연층이 형성되고, 비아홀에칭마스크가 제1층간절연층상에 형성된다. 다음으로, 제2층간절연층이 형성된다. 그리고, 비아홀에칭마스크를 사용하여 제1층간절연층에 비아홀을 형성함과 동시에 홈이 제2층간절연층에 형성된다. 마지막으로, 비아구조 및 홈배선층이 비아홀과 홈에 동시에 각각 형성된다. 중간제1형 이중다마신구조에서, 하부구리층으로부터의 반사광을 억제하는 비반사층들은 비아홀마스크 및 홈을 형성하는 포토리소그래피공정에 사용될 수 없다는 것을 유념해야 한다.
트렌치제1형 이중다마신구조에서, 제1 및 제2층간절연층들이 연이어 형성된다. 그런 다음, 홈(트렌치)이 제2층간절연층에 형성된다. 그리고, 비아홀이 제1층간절연층에 형성된다. 마지막으로, 비아구조 및 홈배선층이 비아홀과 홈에 동시에 각각 형성된다. 트렌치제1형 이중다마신구조에서, 하부구리층으로부터의 반사광을 억제하는 비반사층들은 비아홀마스크를 형성하는 포토리소그래피공정에 사용될 수 없다는 것을 유념해야 한다.
비아제1형 이중다마신구조는 미세하부배선층들에 사용되지만, 중간제1형 및 트렌치제1형 이중다마신구조들은 미세하지 않은 중간 및 상부배선층들에 사용된다.
본 발명의 목적은, 배선층의 저항을 실질적으로 감소시킬 수 있는 배선층을 갖는 단일다마신형 반도체장치 및 그의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 제조수율을 향상시킬 수 있는 이중다마신형 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명에 따르면, 반도체장치는, 하부절연층; 하부절연층상에 형성되고 홈을 갖는 제1층간절연층; 홈에 매립된 제1규소함유금속층; 및 제1규소함유금속층과 제1층간절연층에 형성된 제1금속확산장벽층에 의해 형성된다.
또한, 반도체장치는, 제1금속확산장벽층상에 제1층간절연층의 홈에 대향하는 비아홀을 제1금속확산장벽층과 함께 가지도록 형성된 제2층간절연층; 비아홀에 매립된 제2규소함유금속층; 제2규소함유금속층과 제2층간절연층상에 형성된 제2금속확산장벽층; 제2금속확산장벽층상에 비아홀에 대향하는 트렌치를 제2금속확산장벽층과 함께 가지도록 형성된 제3층간절연층; 트렌치에 매립된 제3규소함유금속층; 및 상기 제3규소함유금속층과 제3층간절연층상에 형성된 제3금속확산장벽층에 의해 형성된다. 이렇게 하여, 다중층 단일다마신구조가 얻어진다.
한편, 반도체장치는, 제1금속확산장벽층상에 제1층간절연층의 홈과 대항하는 비아홀을 제1금속확산장벽층과 함께 가지도록 형성된 제2층간절연층; 제2층간절연층상에 비아홀에 대향하는 트렌치를 가지도록 형성된 제3층간절연층; 트렌치 및 비아홀에 매립되고 금속실리사이드를 포함하지 않는 제2규소함유금속층; 및 상기 제2규소함유금속층과 제3층간절연층상에 형성된 제2금속확산장벽층에 의해 형성된다. 이렇게 하여, 이중다마신구조가 얻어진다.
본 발명은 첨부된 도면들을 참조하여, 종래기술과 비교함으로써 이하의 설명으로부터 보다 명확하게 이해될 것이다.
바람직한 실시예에 대하여 설명하기 전에, 종래의 반도체장치 제조방법이 도 1a 내지 1h 및 도 2a 내지 2p 및 도 3을 참조하여 설명된다.
도 1a 내지 1h는 제1종래 반도체장치 제조방법(JP-A-2002-150517)을 설명하기 위한 단면도들이다. 이 경우, 단일층 단일다마신구조가 형성된다.
먼저, 도 1a에서, 이산화규소 등으로 만들어진 하부절연층(101)이, 다양한 반도체소자들이 형성될 실리콘기판(미도시)상에 형성된다. 그 다음, SiON으로 만들어진 에칭스토퍼(102)가 플라즈마CVD공정에 의해 절연층(101)상에 형성된다. 그리고 이산화규소(silicon dioxide)로 만들어진 층간절연층(103)이 CVD공정에 의해 에칭스토퍼(102)상에 증착된다. 그 후, 비반사도포층(104) 및 포토레지스트층(105)이 층간절연층(103)상에 연이어 도포된다. 포토레지스트층(105)은 포토리소그래피공정에 의해 패터닝되어 홈(105a)이 포토레지스트층(105)에 형성된다.
다음에, 도 1b에서, 비반사도포층(104) 및 층간절연층(103)이, 마스크로서 포토레지스트층(105)을 이용하여 건식에칭공정에 의해 에칭된다.
다음, 도 1c에서, 포토레지스트층(105) 및 비반사도포층(104)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다.
다음, 도 1d에서, 에칭스토퍼(102)가 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(103) 및 하부절연층(101)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
다음, 도 1e에서, TaN상에 Ta로 만들어진 장벽금속층(106) 및 시드구리층(107a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 구리층(107b)이 시드구리층(107a)을 캐소드전극으로서 사용한 전기도금공정에 의해 증착된다. 구리층들(107a, 107b)은 구리층(107)을 형성한다. N2분위기 하에서 어닐링처리가 구리층(107)에 수행되어 구리층(107)이 결정화된다.
다음에, 도 1f에서, 층간절연층(103)상의 구리층(107) 및 장벽금속층(106)이 CMP공정에 의해 제거된다.
다음, 도 1g에서, 구리실리사이드층(108)이 SiH4가스를 이용한 패시베이션공정에 의해 구리층(107)상에 성장된다.
마지막으로, 도 1h에서, SiN으로 만들어진 구리확산장벽층(109)이 SiH4가스를 이용한 플라즈마CVD공정에 의해 전체 표면에 증착된다. 그 후, 이산화규소로 만들어진 층간절연층(110)이 구리확산장벽층(109)상에 형성된다.
도 1a 내지 1h에서 보여준 제1종래방법에서, 구리층(107)의 산화 및 구리층(107)으로부터 하부절연층(101)과 이산화규소로 만들어진 층간절연층(103 및 110)으로의 구리확산을 억제하기 위하여, 구리층(107)이 장벽금속층(106) 및 구리확산장벽층(109)에 의해 완전히 둘러싸인다.
또한, 도 1a 내지 1h에서 보여준 제1종래방법에서, 구리층(107)의 일렉트로마이그레이션을 억제하기 위하여, 구리실리사이드층(108)이 구리층(107)의 상부 표면에 형성된다.
도 1a 내지 1g에서 보여준 제1종래방법에서, 구리실리사이드층의 저항률이 Cu보다 높기 때문에, Cu 및 구리실리사이드로 만들어진 배선층의 저항률은 실질적으로 증가된다. 또한, 비아홀이 층간절연층(110)에 형성될 때, 구리실리사이드층(108)의 일부가 제거될 수 있다. 그러므로, 이러한 관점에서, 일렉트로마이그레이션 및 스트레스마이그레이션을 확실하게 억제하기 위하여, 구리실리사이드층(108)은 더욱 두꺼워야 하고, 구리 및 구리실리사이드로 만들어진 배선층의 저항이 실질적으로 증가된다. 또한, 구리실리사이드층(108)이 성장되기 전에 구리층(107)이 산화되면, 구리의 산화는 SiH4가스분위기에서 규소와 반응하여, Cu, Si 및 O의 혼합체가 비정상적으로 성장하고, 배선층의 저항이 실질적으로 증가된다. 최악의 경우, 배선층과 금속장벽층(106)의 주변에서 성장된 Cu, Si 및 O의 혼합체가, 서로 가까운 두 개의 인접한 배선층들 사이에 단락을 일으킨다.
한편, 배선층들 사이의 기생용량을 감소시키기 위하여, 구리확산장벽층(109)은 SiN보다 낮은 유전상수를 갖는 SiC로 형성될 수 있다. 즉, 구리확산장벽층(109)은, SiH4가스가 아닌 SiH(CH3)3가스 또는 SiH(CH3)4가스와 같은 유기실란(organic silane)가스를 사용하는 플라즈마CVD공정에 의해 증착될 수 있다. 이 경우, Si와 SiH(CH3)3 또는 SiH(CH3)4의 유기기 사이의 결합에너지는 Si와 SiH4의 H 사이의 결합 에너지보다 강하여, SiH(CH3)3 또는 SiH(CH3)4의 열분해가 SiH 4의 열분해가 더 어렵다. 그 결과, SiH4가스와 비교하면 SiH(CH3)3가스 또는 SiH(CH3) 4가스를 사용함으로써 구리실리사이드는 거의 성장되지 않는다. 구리층(107)과 SiC로 만들어진 구리확산장벽층(109) 사이에 구리실리사이드가 없다면, 그 사이의 접촉특성이 악화되어 구리층(107)의 결정입자가 안정되지 않고, 일렉트로마이그레이션저항이 감소하고 스트레스마이그레이션이 감소하여 구리층(107)이 쉽게 파괴된다.
도 2a 내지 2p는 제2종래 반도체장치 제조방법을 설명하기 위한 단면도들이다. 이 경우, 2층 비아제1형 이중다마신구조가 형성된다.
먼저, 도 2a에서, 이산화규소 등으로 만들어진 하부절연층(201)이, 다양한 반도체소자들이 형성될 실리콘기판(미도시)상에 형성된다. 그 다음, SiON으로 만들어진 에칭스토퍼(202)가 플라즈마CVD공정에 의해 절연층(201)상에 형성된다. 그리고 이산화규소로 만들어진 층간절연층(203)이 CVD공정에 의해 에칭스토퍼(202)상에 증착된다. 그 후, 비반사도포층(204) 및 포토레지스트층(205)이 층간절연층(203)상에 연이어 도포된다. 포토레지스트층(205)은 포토리소그래피공정에 의해 패터닝되어 홈(205a)이 포토레지스트층(205)에 형성된다.
다음에, 도 2b에서, 비반사도포층(204) 및 층간절연층(203)이, 마스크로서 포토레지스트층(205)을 이용하여 건식에칭공정에 의해 에칭된다.
다음, 도 2c에서, 포토레지스트층(205) 및 비반사도포층(204)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다.
다음, 도 2d에서, 에칭스토퍼(202)가 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(203) 및 하부절연층(201)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
다음, 도 2e에서, TaN상에 Ta로 만들어진 장벽금속층(206) 및 시드구리층(207a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극으로서 구리층(207b)이 시드구리층(207a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(207a, 107b)은 구리층(207)을 형성한다. N2분위기 하에서 어닐링처리가 구리층(207)에 수행되어 구리층(207)이 결정화된다.
다음에, 도 2f에서, 층간절연층(203)상의 구리층(207) 및 장벽금속층(206)이 CMP공정에 의해 제거된다.
다음, 도 2g에서, SiCN으로 만들어진 구리확산장벽층(208), 이산화규소로 만들어진 층간절연층(209), SiCN으로 만들어진 에칭스토퍼(210) 및 이산화규소로 만들어진 층간절연층(211)이 순차적으로 전체 표면상에 증착된다. 그 후, 비반사층(212) 및 포토레지스트층(213)이 층간절연층(211)상에 순차적으로 도포된다. 그 다음, 포토레지스트(213)는 포토리소그래피공정에 의해 패터닝되어 비아홀(213a)이 포토레지스트층(213)에 형성된다.
다음, 도 2h에서, 비반사도포층(212), 층간절연층(211), 에칭스토퍼(210) 및 층간절연층(209)이, 에칭스토퍼로서 구리확산장벽층(208)을 사용하고 CF계 가스플라즈마를 사용하는 건식에칭공정에 의해 에칭된다. 이 경우, 구리확산장벽층(208) 은 불완전한 에칭스토퍼이기 때문에, 구리확산장벽층(208)이 X로 표시된 바와 같이 에칭될 수도 있다.
다음, 도 2i에서, 포토레지스트층(213) 및 비반사도포층(212)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 구리층(207)의 노출된 부분이 산화되어, 산화구리층(207c)이 성장된다.
다음, 도 2j에서, 비반사도포층(214) 및 포토레지스트층(215)이 전체 표면상에 연이어 도포된다. 포토레지스트(215)는 포토리소그래피공정에 의해 패터닝되어 홈(215a)이 포토레지스트층(215)에 형성된다. 이 경우, 비반사도포층(214)이 비아홀(213a)에 매립된다.
다음에, 도 2k에서, 층간절연층(211), 에칭스토퍼(210)가, 포토레지스트층(215)을 마스크로 하고, CF계 가스플라즈마를 이용하는 건식에칭공정에 의해 에칭된다.
다음, 도 2l에서, 포토레지스트층(215) 및 비반사도포층(214)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 또한, 산화구리층(207c)이 구리층(207)에 성장된다.
다음, 도 2m에서, 구리확산장벽층(208)이 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(211), 에칭스토퍼(210), 층간절연층(209) 및 구리확산장벽층(208)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
다음, 도 2n에서, TaN상에 Ta로 만들어진 장벽금속층(216) 및 시드구리층(217a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극으로서 구리층(217b)이 시드구리층(217a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(217a, 217b)은 구리층(217)을 형성한다. N2분위기 하에서 어닐링처리가 구리층(217)에 수행되어 구리층(217)이 결정화된다.
다음에, 도 2o에서, 층간절연층(211)상의 구리층(217) 및 장벽금속층(216)이 CMP공정에 의해 제거된다.
마지막으로, 도 2p에서, SiCN으로 만들어진 구리확산장벽층(218)이 플라즈마CVD공정에 의해 증착된다.
도 2a 내지 2p에서 보여준 방법에서, 구리확산장벽층(208)이 과도 에칭되면, 구리층(207)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 산화되어, 비아구조의 제조수율이 감소되고 비아구조의 일렉트로마이그레이션이 증가된다. 층간절연층(211 및 209)을 위한 포토레지스트그래피 및 에칭공정이 실패하면, 층간절연층(211 및 209)을 위한 포토레지스트그래피 및 에칭공정이 반복된다. 이 경우, 구리층(207)도 O2가스플라즈마를 사용하는 건식애싱공정에 의해 산화되기 때문에, 도 3에서와 같이 비아구조의 제조수율이 더욱 감소된다. 이것은 중간제1형 이중다마신구조 및 트렌치제1형 이중다마신구조에서도 마찬가지이다.
도 4는 본 발명에 따른 반도체장치의 제조에 사용되는 종래의 평행판형 플라즈마CVD장치를 보여주는 단면도이고, 지시번호 "41"은 처리챔버를 가리키고, 처리챔버(41)에는, 처리챔버(41)내의 압력이 일정하게 제어되도록 복수의 반응가스가 가스공급부(42)로부터 가스유량제어기(43)를 거쳐 공급되고 반응한 가스는 가스배출부(44)로 배출된다. 처리챔버(41)에는 상부판전극(45)과 하부판전극(46)이 마련되고 RF(radio frequence)파워는 RF전원(47)으로부터 공급된다. 전극(46)의 하부 표면은 히터(48)상에 고정되는 한편, 전극(46)의 상부 표면은 반도체웨이퍼(49)의 탑재하는 데 사용된다. 가스유량제어기(43), 가스배출부(44), RF전원(47) 및 히터(48)는 컴퓨터(50)에 의해 제어된다.
예를 들면, SiN층을 반도체웨이퍼(49)상에 증착할 때, SiH4가스, NH3가스 및 N2가스가 가스공급부(42)로부터 컴퓨터(50)에 의해 제어되는 가스유량제어기(43)를 거쳐 처리챔버(41)에 공급된다. 또한, 히터(48)는, 처리쳄버(41)의 온도가 소정 값이 되도록 컴퓨터(50)에 의해 제어된다. 또한, 소정의 RF파워가 컴퓨터(50)에 의해 제어되는 RF전원(47)에 의해 공급된다. 추가적으로, 가스배출부(44)는, 처리압력이 소정 값이 되도록 컴퓨터(50)에 의해 제어된다.
제1실시예
도 5a 내지 5j는 본 발명에 따른 반도체장치 제조방법의 제1실시예를 설명하기 위한 단면도들이다. 이 경우, 단일층 단일다마신구조가 형성된다.
먼저, 도 5a에서, 도 1a와 동일한 방법으로, 이산화규소 등으로 만들어진 하부절연층(101)이 다양한 반도체소자들이 형성될 실리콘기판(미도시)상에 형성된다. 그 다음, 두께가 약 50㎚이고 SiCN으로 만들어진 에칭스토퍼(102)가 플라즈마CVD공정에 의해 절연층(101)상에 형성된다. 그리고 두께가 약 400㎚이고 이산화규소로 만들어진 층간절연층(103)이 CVD공정에 의해 에칭스토퍼(102)상에 증착된다. 그 후, 비반사도포층(104) 및 포토레지스트층(105)이 층간절연층(103)상에 연이어 도포된다. 포토레지스트층(105)은 포토리소그래피공정에 의해 패터닝되어 홈(105a)이 포토레지스트층(105)에 형성된다. 층간절연층(103)이 이산화규소보다 낮은 유전상수를 갖는 낮은-k 재료(low-k material)로 형성될 수 있다.
다음에, 도 5b에서, 도 1b에서와 동일한 방법으로, 비반사도포층(104) 및 층간절연층(103)이, 마스크로서 포토레지스트층(105)을 이용하는 건식에칭공정에 의해 에칭된다.
다음, 도 5c에서, 도 1c에서와 동일한 방법으로, 포토레지스트층(105) 및 비반사도포층(104)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다.
다음, 도 5d에서, 도 1d에서와 동일한 방법으로, 에칭스토퍼(102)가 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(103) 및 하부절연층(101)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
다음, 도 5e에서, 도 1e에서와 동일한 방법으로, 두께가 약 30㎚이고 TaN상에 Ta로 만들어진 장벽금속층(106) 및, 두께가 약 100㎚인 시드구리층(107a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극인 약 700㎚ 두께의 구리층(107b)이 시드구리층(107a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(107a, 107b)은 구리층(107)을 형성한다. 약 400℃ 온도에서 약 30분 동안 N2분위기 하에서 어닐링처리가 구리층(107)에 수행되어 구리층(107)이 결정화된다.
다음에, 도 5f에서, 도 1f에서와 동일한 방법으로, 층간절연층(103)상의 구리층(107) 및 장벽금속층(106)이 CMP공정에 의해 제거된다.
다음, 도 5g에서, 반도체장치가 세정되고 헹구어진 후, 반도체장치는 도 4의 플라즈마CVD장치 안에 넣어진다. 그리고, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 5초 동안 구리층(107)의 표면에 플라즈마처리가 수행된다.
온도 : 200∼450℃
NH3가스 : 50∼2000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
이렇게, 구리층(107)의 표면에 구리산화물(미도시)은 수소로 환원시켜 제거된다. NH3가스 이외의 수소를 포함하는 환원가스가 사용될 수 있다. 또, N2가스, He 또는 Ar가스를 포함하는 에칭가스는 이하의 조건들 하에서 구리산화물을 에칭하는 데 사용될 수 있다.
온도 : 200∼450℃
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
도 5h에서, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 120초 동안 구 리층(107)에 가열처리가 수행된다.
온도 : 200∼450℃
SiH4가스 : 10∼1000sccm
N2(He 또는 Ar)가스 : 0∼5000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
이렇게 하여, 구리층(107)은 규소함유구리층(111)으로 변한다. 처리시간을 줄이기 위하여, 온도는 200∼450℃이고, 처리압력은 20Torr(2666.4㎩) 이하인 조건하에서, Si2H6가스 또는 SiH2Cl2가스와 같은 무기실란가스가 SiH4가스대신에 사용될 수 있다. 다음으로, 도 4의 플라즈마CVD에서, 요구상황에 따라, 또, 규소함유구리층(111) 및 층간절연층(103)에 플라즈마공정이 이하의 조건하에서 3초 동안 수행된다.
NH3가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
이렇게 하여, 층간절연층(103) 및 규소함유구리층(111)의 표면의 규소(미도시)가 질화된다. 표면의 규소는 Ar(또는 He)가스를 사용하는 플라즈마공정에 의해 에칭될 수 있다.
다음, 도 5i에서, 도 4의 플라즈마CVD에서, 이하의 조건하에서 플라즈마처리가 수행된다.
SiH(CH3)3가스 : 10∼1000sccm
NH3가스 : 10∼500sccm
He가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
이렇게 하여, SiCN으로 만들어진 약 50㎚ 두께의 구리확산장벽층(109)이 전체 표면에 증착된다. 이 경우, 규소함유구리층(111)의 상측의 규소는 그 안으로 깊게 확산된다. 그 결과, 하부절연층(SiO2)이 장벽금속층 없이 규소함유구리층(111)에 직접 접촉하는 경우, 규소함유구리층(111)내의 Si 성분분포는 도 6에서와 같다. 즉, 규소함유구리층(111)의 위치가 깊으면 깊을 수록, Si의 농도는 작아진다. 그 결과, 규소함유구리층(111)과 구리확산장벽층(109) 사이의 접촉특성은 개선될 수 있다. 또한, 구리성분에 대한 규소성분의 비는 8원자%이하가 되어, 큰 저항을 갖는 구리실리사이드가 생성되지 않는다(도 7의 Cu-Si상태도 참조).
구리확산장벽층(109)은, SiC, SiCN, SiOC 또는 벤조시클로부텐과 같은 유기재료로 도 4의 플라즈마CVD장치의 플라즈마처리에 의해 형성될 수 있다. 또, 구리 확산장벽층(109)은 SiC, SiCN, SiOC 및 상기 유기재료의 다중층으로 될 수도 있다.
마지막으로, 도 5j에서, 이산화규소로 만들어진 두께 500㎚의 층간절연층(110)이 구리확산장벽층(109)상에 형성된다. 층간절연층(110)은 이산화규소보다 낮은 유전상수를 갖는 낮은-k 재료로 형성된다.
도 5a 내지 도 5j에서 보여준 방법에서, 도 5g, 5h 및 5i에서 보여준 3개의 공정들은 반도체장치가 공기에 노출되지 않고 도 4의 플라즈마CVD장치에서 연이어 수행되기 때문에, 규소함유구리층(111)과 구리확산장벽층(109) 사이에 산화물이 성장하지 않는다.
또한, 규소는 규소함유구리층(111)의 전체로 확산되기 때문에, 규소함유구리층(111) 내의 구리원자들의 마이그레이션이 억제될 수 있다. 이에 더하여, 규소함유구리층(111)의 규소의 총량은 도 1h의 구리실리사이드층(108)의 규소의 총량보다 작기 때문에, 배선층, 즉 규소함유구리층(111)의 저항증가가 억제될 수 있다. 또한, 후속단계에서, 규소함유구리층(111)이 에칭공정에 의해 에칭된다하더라도, 규소가 에칭표면에 존재하기 때문에, 규소함유구리층(111)의 산화는 억제되어, 제조수율이 증가된다.
도 5a 내지 5j에서 보여준 제조방법의 변형예가, 도 5f 및 5g 대신에 도 8a 및 8b를 참조하여 설명된다.
도 8a에서, CMP공정이 수행된 후에, 반도체장치는 세정되고 헹구어진다. 이 경우, 구리산화물(미도시)이 순수(pure water)에 의해 구리층(107)상에 성장되기 때문에, 구리산화물을 옥살산용액으로 제거한다. 그 다음, 반도체장치를 BTA(benzotriazole)의 1% 희석용액에 담근다. 그 결과, BTA는 구리산화물과 반응하여, 산화장벽층으로서 역할을 하는 BTA층(121)이 구리층(107)상에 형성된다. 옥살산에 의해 구리산화물을 제거하는 단계는 생략될 수 있다.
다음, 도 8b에서, 반도체장치가 세정되고 헹구어진 후, 반도체장치는 도 4의 플라즈마CVD장치 안에 넣어진다. 그리고, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 2분 동안 열처리가 BTA층(121)상에 수행된다.
온도 : 200∼450℃
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
이 경우, NH3가스, H2가스, He가스, Ar가스 및 SiH4가스 중 적어도 하나가 N2가스 대신에 사용될 수 있다. 즉, NH3가스 또는 H2가스가 구리층(107)과 BTA(121) 사이의 잔류구리산화물과 반응하여, 잔류구리산화물을 제거한다. 어떤 가스도 없이 온도 200∼450℃, 처리압력 20Torr(2666.4㎩) 이하에서 열처리함으로써 BTA층(1221)을 제거할 수 있다. 이 플라즈마공정은, 온도 200∼450℃, 처리압력 20Torr(2666.4㎩) 이하, RF파워 50∼500W에서 수행된다는 것을 알아야한다. 그 결과, BTA층(121)은 열분해 된다. 그 다음, 도 5h에서 보여준 공정이 계속된다.
변형예에서도, 도 8b, 5h 및 5i에서 보여준 3개의 공정들이 반도체장치를 공기 중에 노출시키지 않고 도 4의 플라즈마CVD장치에서 연이어 수행되기 때문에, 규소함유구리층(111)과 구리확산장벽층(109) 사이에 산화물이 성장하지 않는다.
제2실시예
도 9a 내지 9s는 본 발명에 따른 반도체장치 제조방법의 제2실시예를 설명하기 위한 단면도들이다. 이 경우, 2층 단일다마신구조가 형성된다.
도 5j에서 보여준 반도체장치가 완성되었다고 가정한다. 이 경우, 규소함유구리층(111)은 하부배선층으로서 역할을 한다.
다음, 도 9a에서, 비반사도포층(131) 및 포토레지스트층(132)이 층간절연층(110)상에 순차적으로 도포된다. 그 다음, 포토레지스트(132)는 포토리소그래피공정에 의해 패터닝되어 비아홀(132a)이 포토레지스트층(132)에 형성된다.
다음, 도 9b에서, 층간절연층(110) 및 비반사도포층(131)이 포토레지스트층(132)을 마스크로 사용하는 건식에칭공정에 의해 에칭된다. 이 경우, 구리확산장벽층(109)은 불완전한 에칭스토퍼이기 때문에, 구리확산장벽층(109)이 X로 표시된 바와 같이 에칭될 수도 있다.
다음, 도 9c에서, 포토레지스트층(132) 및 비반사도포층(131)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 그 표면의 규소함유구리층(111)의 규소농도가 높고 Si의 전기음성도가 Cu보다 크기 때문에, 규소함유구리층(111)의 노출부분의 Si성분이 산화되어, 규소함유구리층(111)에서 비아홀(132a)에 자기정열(self-alignment)로 산화규소층(111a)이 성장된다. 산화규소층(111a)은 구리산화장벽층으로서 역할을 한다.
다음, 도 9d에서, 구리확산장벽층(109)이 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(110)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
도 9d에서 보여준 공정은 도 9c에서 보여준 공정 전에 수행될 수 있다.
다음, 도 9e에서, 산화규소층(111a)이 플라즈마에칭공정에 의해 에칭된다.
다음, 도 9f에서, TaN상에 Ta로 만들어진 두께가 약 30㎚인 장벽금속층(133) 및, 두께가 약 100㎚인 시드구리층(134a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극인 약 700㎚ 두께의 구리층(134b)이 시드구리층(134a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(134a, 134b)은 구리층(314)을 형성한다. N2분위기 하에서 온도 약 400℃에서 약 30분 동안 어닐링처리가 구리층(314)에 수행되어 구리층(314)이 결정화된다.
다음에, 도 9g에서, 층간절연층(110)상의 구리층(134) 및 장벽금속층(133)이 CMP공정에 의해 제거된다.
다음, 도 9h에서, 반도체장치가 세정되고 헹구어진 후, 반도체장치는 도 4의 플라즈마CVD장치 안에 넣어진다. 그리고, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 5초 동안 구리층(134)의 표면에 플라즈마처리가 수행된다.
온도 : 200∼450℃
NH3가스 : 10∼2000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
RF파워 : 50∼500W
이렇게, 구리층(134) 표면의 구리산화물(미도시)은 수소로 환원시켜 제거된다. NH3가스 이외의 수소를 포함하는 환원가스가 사용될 수 있다. 또, N2가스, He 또는 Ar가스를 포함하는 에칭가스는 이하의 조건들 하에서 구리산화물을 에칭하는 데 사용될 수 있다.
온도 : 200∼450℃
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
도 9i에서, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 120초 동안 구리층(134)에 가열처리가 수행된다.
온도 : 200∼450℃
SiH4가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
이렇게 하여, 구리층(134)은 규소함유구리층(135)으로 변한다. 처리시간을 줄이기 위하여, 온도는 200∼450℃이고, 처리압력은 20Torr(2666.4㎩) 이하인 조건하에서, Si2H6가스 또는 SiH2Cl2가스와 같은 무기실란가스가 SiH4가스대신에 사용될 수 있다. 다음, 도 4의 플라즈마CVD에서, 요구상황에 따라, 또, 규소함유구리층(135) 및 층간절연층(110)에 이하의 조건하에서 3초 동안 플라즈마 공정이 수행된다.
NH3가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게, 층간절연층(110) 및 규소함유구리층(135)의 표면의 규소(미도시)가 질화된다. 표면의 규소는 Ar가스를 사용하는 플라즈마공정에 의해 에칭될 수 있다.
다음, 도 9j에서, 도 4의 플라즈마CVD에서, 이하의 조건하에서 플라즈마처리가 수행된다.
SiH(CH3)3가스 : 10∼1000sccm
NH3가스 : 10∼500sccm
He가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, SiCN으로 만들어진 약 50㎚ 두께의 구리확산장벽층(136)이 전체 표면에 증착된다. 이 경우, 규소함유구리층(135)의 상측의 규소는 그 안으로 깊게 확산된다. 그 결과, 규소함유구리층(135)내의 Si 성분분포는 도 6에서와 같다. 즉, 규소함유구리층(135)의 위치가 깊으면 깊을 수록, Si의 농도는 작아진다. 그 결과, 규소함유구리층(135)과 구리확산장벽층(136) 사이의 접촉특성은 개선될 수 있다. 또한, 구리성분에 대한 규소성분의 비는 8원자%이하가 되어, 큰 저항을 갖는 구리실리사이드가 생성되지 않는다(도 7의 Cu-Si상태도 참조).
구리확산장벽층(136)은, SiCN, SiOC 또는 불화탄소중합체 또는 비정질탄소와 같은 유기재료로 도 4의 플라즈마CVD장치의 플라즈마처리에 의해 형성될 수 있다. 또한, 구리확산장벽층(136)은 SiC, SiCN, SiOC 및 상기 유기재료의 다중층으로 될 수도 있다.
다음, 도 9k에서, 두께 300㎚이고, 이산화규소보다 낮은 유전상수를 갖는 SiOF, SiOC, 유기재료 또는 사다리형 수소실록산(hydrogen siloxane)과 같은 무기재료와 같은 낮은-k 재료로 만들어진 층간절연층(137)이 구리확산장벽층(136)상에 도포된다. 다음, 이산화규소로 만들어진 약 100㎚ 두께의 층간절연층(138)이 CVD공정에 의해 층간절연층(137)상에 증착된다. 그 후, 비반사도포층(139) 및 포토레지스트층(140)이 층간절연층(138)상에 연이어 도포된다. 포토레지스트층(140)은 포토리소그래피공정에 의해 패터닝되어 홈(트렌치; 140a)이 포토레지스트층(140)에 형성된다.
다음에, 도 9l에서, 마스크층간절연층(138) 및 층간절연층(137)이, 마스크로서 포토레지스트층(140)을 이용하는 건식에칭공정에 의해 에칭된다. 이 경우에도, 구리확산장벽층(136)은 불완전한 에칭스토퍼이므로, 도시하지는 않았지만, 구리확산장벽층(136)이 에칭될 수도 있다.
다음, 도 9m에서, 포토레지스트층(140) 및 비반사도포층(139)이 O2가스플라 즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 그 표면에서 규소함유구리층(135)의 규소농도가 높고 Si의 음전하가 Cu보다 크기 때문에, 규소함유구리층(135)의 노출부분의 Si성분이 산화되어, 규소함유구리층(135)에서 비아홀(140a)에 자기정열로 산화규소층(미도시)이 성장된다. 산화규소층은 구리산화장벽층으로서 역할을 한다.
다음, 도 9n에서, 구리확산장벽층(136)이 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(138) 및 층간절연층(137)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다. 그 다음에, 규소함유구리층(135)상의 규소층(미도시)이 플라즈마에칭공정에 의해 에칭된다.
도 9n에서 보여준 공정은 도 9m에서 보여준 공정 전에 수행될 수 있다.
다음, 도 9o에서, TaN상에 Ta로 만들어진 두께가 약 30㎚인 장벽금속층(141) 및, 두께가 약 100㎚인 시드구리층(142a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극인 약 700㎚ 두께의 구리층(142b)이 시드구리층(142a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(142a, 142b)은 구리층(142)을 형성한다. N2분위기 하에서 온도 약 400℃에서 약 30분 동안 어닐링처리가 구리층(142)에 수행되어 구리층(142)이 결정화된다.
다음에, 도 9p에서, 층간절연층(138)상의 구리층(142) 및 장벽금속층(141)이 CMP공정에 의해 제거된다.
다음, 도 9q에서, 반도체장치가 세정되고 헹구어진 후, 반도체장치는 도 4의 플라즈마CVD장치 안에 넣어진다. 그리고, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 5초 동안 구리층(142)의 표면에 플라즈마처리가 수행된다.
온도 : 200∼450℃
NH3가스 : 10∼1000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
RF파워 : 50∼500W
이렇게, 구리층(142)의 표면에 구리산화물(미도시)은 수소로 환원시켜 제거된다. NH3가스 이외의 수소를 포함하는 환원가스가 사용될 수 있다. 또, N2가스, He 또는 Ar가스를 포함하는 에칭가스는 이하의 조건들 하에서 구리산화물을 에칭하는 데 사용될 수 있다.
온도 : 200∼450℃
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
다음, 도 9r에서, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 120초 동안 구리층(142)에 가열처리가 수행된다.
온도 : 200∼450℃
SiH4가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
이렇게 하여, 구리층(142)은 규소함유구리층(143)으로 변한다. 처리시간을 줄이기 위하여, 온도는 200∼450℃이고, 처리압력은 20Torr(2666.4㎩) 이하인 조건하에서, Si2H6가스 또는 SiH2Cl2가스와 같은 무기실란가스가 SiH4가스대신에 사용될 수 있다. 다음으로, 도 4의 플라즈마CVD에서, 요구상황에 따라, 또, 규소함유구리층(143) 및 마스크층간절연층(138)에 이하의 조건하에서 3초 동안 플라즈마공정이 수행된다.
NH3가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, 마스크층간절연층(138) 및 규소함유구리층(143)의 표면의 규소(미도시)가 질화된다. 표면의 규소는 Ar가스를 사용하는 플라즈마공정에 의해 에칭될 수 있다.
마지막으로, 도 9s에서, 도 4의 플라즈마CVD에서, 이하의 조건하에서 플라즈마처리가 수행된다.
SiH(CH3)3가스 : 10∼1000sccm
NH3가스 : 10∼500sccm
He가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, SiCN으로 만들어진 약 50㎚ 두께의 구리확산장벽층(144)이 전체 표면에 증착된다. 이 경우, 규소함유구리층(143)의 상측의 규소는 그 안으로 깊게 확산된다. 그 결과, 규소함유구리층(143)내의 Si 성분분포는 도 6에서와 같다. 즉, 규소함유구리층(143)의 위치가 깊으면 깊을 수록, Si의 농도는 작아진다. 그 결과, 규소함유구리층(143)과 구리확산장벽층(144) 사이의 접촉특성은 개선될 수 있다. 또한, 구리성분에 대한 규소성분의 비는 8원자%이하가 되어, 큰 저항을 갖는 구리실리사이드가 생성되지 않는다(도 7의 Cu-Si상태도 참조).
구리확산장벽층(144)은, SiC, SiCN, SiOC 또는 벤조시클로부텐과 같은 유기재료로 도 4의 플라즈마CVD장치의 플라즈마처리에 의해 형성될 수 있다. 또한, 구리확산장벽층(144)은 SiC, SiCN, SiOC 및 상기 유기재료의 다중층으로 될 수도 있다.
도 9a 내지 도 9s에서 보여준 방법에서도, 각 규소함유구리층(111, 135 및 143)의 3개의 공정들이 반도체장치가 공기에 노출되지 않고 도 4의 플라즈마CVD장치에서 연이어 수행되기 때문에, 규소함유구리층(111, 135 및 143)과 구리확산장벽층(109, 136 및 144) 사이에 산화물이 성장하지 않는다.
또한, 규소는 규소함유구리층(111, 135 및 143)의 전체로 확산되기 때문에, 규소함유구리층(111, 135 및 143) 내의 구리원자들의 마이그레이션이 억제될 수 있다. 이에 더하여, 규소함유구리층(111, 135 및 143)의 규소의 총량은 도 1h의 구리 실리사이드층(108)의 규소의 총량보다 작기 때문에, 배선층, 즉 규소함유구리층(111, 135 및 143)의 저항증가가 억제될 수 있다. 또한, 후속단계에서, 규소함유구리층(111, 135 및 143)이 에칭공정에 의해 에칭된다하더라도, 규소가 에칭표면에 존재하기 때문에, 규소함유구리층(111, 135 및 143)의 산화는 억제되어, 제조수율이 증가된다.
옥살산용액 및 BTA용액을 사용하는 도 8a 및 8b에서 보여준 변형예가 도 9a 내지 9s에서 보여준 방법에 적용될 수 있다.
도 9a 내지 9s에서 보여준 실시예에서, 규소함유구리층(135)은 구리층(134)과 같은 종래의 금속층으로 대체될 수 있다. 이 경우, 구리층(134)을 규소함유구리층(135)으로 변화시킬 필요가 없다.
제3실시예
도 10a 내지 10v는 본 발명에 따른 반도체장치 제조방법의 제3실시예를 설명하기 위한 단면도들이다. 이 경우, 2층 비아제1형 이중다마신구조가 형성된다.
먼저, 도 10a에서, 이산화규소 등으로 만들어진 하부절연층(201)이 다양한 반도체소자들이 형성될 실리콘기판(미도시)상에 형성된다. 그 다음, 두께가 약 50㎚이고 SiCN으로 만들어진 에칭스토퍼(202)가 플라즈마CVD공정에 의해 절연층(201)상에 형성된다. 다음, 두께 300㎚이고, 이산화규소보다 낮은 유전상수를 갖는 SiOF, SiOC, 유기재료 또는 사다리형 수소실록산과 같은 무기재료와 같은 낮은-k 재료로 만들어진 층간절연층(203a)이 에칭스토퍼(202)상에 도포된다. 그리고 두께가 약 100㎚이고 이산화규소로 만들어진 층간절연층(203b)이 CVD공정에 의해 층간절연층(203a)상에 증착된다. 그 후, 비반사도포층(204) 및 포토레지스트층(205)이 마스크층간절연층(203b)상에 연이어 도포된다. 포토레지스트층(205)은 포토리소그래피공정에 의해 패터닝되어 홈(205a)이 포토레지스트층(205)에 형성된다.
다음에, 도 10b에서, 마스크층간절연층(203b) 및 층간절연층(203a)이, 마스크로서 포토레지스트층(205)을 이용하는 건식에칭공정에 의해 에칭된다.
다음, 도 10c에서, 포토레지스트층(205) 및 비반사도포층(204)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다.
다음, 도 10d에서, 에칭스토퍼(202)가 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 마스크층간절연층(203a) 및 층간절연층(203b)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
다음, 도 10e에서, TaN상에 Ta로 만들어진 두께가 약 30㎚인 장벽금속층(206) 및, 두께가 약 100㎚인 시드구리층(207a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극인 약 700㎚ 두께의 구리층(207b)이 시드구리층(207a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(207a, 207b)은 구리층(207)을 형성한다. N2분위기 하에서 온도 약 400℃에서 약 30분 동안 어닐링처리가 구리층(207)에 수행되어 구리층(207)이 결정화된다.
다음에, 도 10f에서, 층간절연층(203b)상의 구리층(207) 및 장벽금속층(206)이 CMP공정에 의해 제거된다.
다음, 도 10g에서, 반도체장치가 세정되고 헹구어진 후, 반도체장치는 도 4의 플라즈마CVD장치 안에 넣어진다. 그리고, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 5초 동안 구리층(207)의 표면에 플라즈마처리가 수행된다.
온도 : 200∼450℃
NH3가스 : 10∼1000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
RF파워 : 50∼500W
이렇게, 구리층(207)의 표면에 구리산화물(미도시)은 수소로 환원시켜 제거된다. NH3가스 이외의 수소를 포함하는 환원가스가 사용될 수 있다. 또, N2가스, He 또는 Ar가스를 포함하는 에칭가스는 이하의 조건들 하에서 구리산화물을 에칭하는 데 사용될 수 있다.
온도 : 200∼450℃
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
다음, 도 10h에서, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 120초 동안 구리층(207)에 가열처리가 수행된다.
온도 : 200∼450℃
SiH4가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
이렇게 하여, 구리층(207)은 규소함유구리층(221)으로 변한다. 처리시간을 줄이기 위하여, 온도는 200∼450℃이고, 처리압력은 20Torr(2666.4㎩) 이하인 조건하에서, Si2H6가스 또는 SiH2Cl2가스와 같은 무기실란가스가 SiH4가스대신에 사용될 수 있다. 다음으로, 도 4의 플라즈마CVD에서, 요구상황에 따라, 또, 규소함유구리층(221) 및 마스크층간절연층(203b)에 이하의 조건하에서 3초 동안 플라즈마공정이 수행된다.
NH3가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, 마스크층간절연층(203b) 및 규소함유구리층(221)의 표면의 규소(미도시)가 질화된다. 표면의 규소는 Ar가스를 사용하는 플라즈마공정에 의해 에칭될 수 있다.
다음으로, 도 10i에서, 도 4의 플라즈마CVD에서, 이하의 조건하에서 플라즈마처리가 수행된다.
SiH(CH3)3가스 : 10∼1000sccm
NH3가스 : 10∼500sccm
He가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, SiCN으로 만들어진 약 50㎚ 두께의 구리확산장벽층(208)이 전체 표면에 증착된다. 이 경우, 규소함유구리층(221)의 상측의 규소는 그 안으로 깊게 확산된다. 그 결과, 하부절연층(SiO2)이 장벽금속층 없이 규소함유구리층(111)에 직접 접촉하는 경우, 규소함유구리층(221)내의 Si 성분분포는 도 6에서와 같다. 즉, 규소함유구리층(221)의 위치가 깊으면 깊을 수록, Si의 농도는 작아진다. 그 결과, 규소함유구리층(221)과 구리확산장벽층(208) 사이의 접촉특성은 개선될 수 있다. 또한, 구리성분에 대한 규소성분의 비는 8원자%이하가 되어, 큰 저항을 갖는 구리실리사이드가 생성되지 않는다(도 7의 Cu-Si상태도 참조).
다음, 도 10j에서, 두께가 약 400㎚이고 이산화규소로 만들어진 층간절연층(209) 및, 두께가 약 50㎚이고 SiCN으로 만들어진 에칭스토퍼(210)가 구리확산장벽층(208)상에 증착된다. 다음, 두께 300㎚이고, 이산화규소보다 낮은 유전상수를 갖는 SiOF, SiOC, 유기재료 또는 사다리형 수소실록산과 같은 무기재료와 같은 낮은-k 재료로 만들어진 층간절연층(211a)이 에칭스토퍼(210)상에 도포된다. 그리고 두께가 약 100㎚이고 이산화규소로 만들어진 층간절연층(211b)이 CVD공정에 의해 층간절연층(211a)상에 증착된다. 그 후, 비반사도포층(212) 및 포토레지스트 층(213)이 층간절연층(211b)상에 연이어 도포된다. 포토레지스트층(213)은 포토리소그래피공정에 의해 패터닝되어 홈(213a)이 포토레지스트층(213)에 형성된다.
다음, 도 10k에서, 마스크층간절연층(211b), 층간절연층(211a), 에칭스토퍼(210) 및 층간절연층(209)이 마스크로서 포토레지스트층(213)을 사용하는 건식에칭공정에 의해 에칭된다. 이 경우, 구리확산장벽층(208)은 불완전한 에칭스토퍼이기 때문에, 구리확산장벽층(208)이 X로 표시된 바와 같이 에칭될 수도 있다.
다음, 도 10l에서, 포토레지스트층(213) 및 비반사도포층(212)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 그 표면의 규소함유구리층(221)의 규소농도가 높고 Si의 음전하가 Cu보다 크기 때문에, 규소함유구리층(221)의 노출부분의 Si성분이 산화되어, 규소함유구리층(221)에서 비아홀(213a)에 자기정열로 산화규소층(221a)이 성장된다. 산화규소층(221a)은 구리산화장벽층으로서 역할을 한다.
다음, 도 10m에서, 비반사층(214) 및 포토레지스트층(215)이 전체 표면에 순차적으로 도포된다. 그 다음, 포토레지스트(215)는 포토리소그래피공정에 의해 패터닝되어 비아홀(215a)이 포토레지스트층(215)에 형성된다. 이 경우, 비반사층(214)은 비아홀(213a)에 매립된다.
다음, 도 10n에서, 마스크층간절연층(211b), 층간절연층(211a) 및 에칭스토퍼(210)가, 마스크로서 포토레지스트층(215)을 사용하고 CF계 가스플라즈마를 사용 하는 건식에칭공정에 의해 에칭된다.
다음, 도 10o에서, 포토레지스트층(215) 및 비반사도포층(214)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 구리층(221a)이 산화장벽층으로서 역할을 하기 때문에, 규소함유구리층(221)은 거의 산화되지 않는다.
다음, 도 10p에서, 구리확산장벽층(208)이 건식에칭공정에 의해 에칭백된다. 그 후, 습식스트리핑공정이 층간절연층(211b), 층간절연층(211a), 에칭스토퍼(210), 층간절연층(209) 및 구리확산장벽층(208)에 수행되어, 건식에칭공정의 잔류물이 완전히 제거된다.
도 10p에서 보여준 공정은 도 10o에서 보여준 공정 전에 수행될 수 있다.
다음, 도 10q에서, 산화규소층(221a)이 플라즈마에칭공정에 의해 에칭된다.
다음, 도 10r에서, TaN상에 Ta로 만들어진 두께가 약 30㎚인 장벽금속층(216) 및, 두께가 약 100㎚인 시드구리층(217a)이 스퍼터링공정에 의해 전체 표면에 증착된다. 그 후, 캐소드전극인 약 700㎚ 두께의 구리층(217b)이 시드구리층(217a)을 사용한 전기도금공정에 의해 증착된다. 구리층들(217a, 217b)은 구리층(217)을 형성한다. N2분위기 하에서 온도 약 400℃에서 약 30분 동안 어닐링처리가 구리층(217)에 수행되어 구리층(217)이 결정화된다.
다음에, 도 10s에서, 층간절연층(211b)상의 구리층(217) 및 장벽금속층(216)이 CMP공정에 의해 제거된다.
다음, 도 10t에서, 반도체장치가 세정되고 헹구어진 후, 반도체장치는 도 4 의 플라즈마CVD장치 안에 넣어진다. 그리고, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 5초 동안 구리층(217)의 표면에 플라즈마처리가 수행된다.
온도 : 200∼450℃
NH3가스 : 10∼1000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
RF파워 : 50∼500W
이렇게, 구리층(217)의 표면의 구리산화물(미도시)은 수소로 환원시켜 제거된다. NH3가스 이외의 수소를 포함하는 환원가스가 사용될 수 있다. 또, N2가스, He 또는 Ar가스를 포함하는 에칭가스는 이하의 조건들 하에서 구리산화물을 에칭하는 데 사용될 수 있다.
온도 : 200∼450℃
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
100㎑∼13.56㎒의 고주파
RF파워 : 50∼500W
다음, 도 10u에서, 도 4의 플라즈마CVD장치에서, 이하의 조건하에서 120초 동안 구리층(217)에 가열처리가 수행된다.
온도 : 200∼450℃
SiH4가스 : 10∼1000sccm
N2가스 : 0∼4000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
이렇게 하여, 구리층(217)은 규소함유구리층(222)으로 변한다. 처리시간을 줄이기 위하여, 온도는 200∼450℃이고, 처리압력은 20Torr(2666.4㎩) 이하인 조건하에서, Si2H6가스 또는 SiH2Cl2가스와 같은 무기실란가스가 SiH4가스대신에 사용될 수 있다. 다음으로, 도 4의 플라즈마CVD에서, 요구상황에 따라, 또, 규소함유구리층(222) 및 마스크층간절연층(211b)에 이하의 조건하에서 3초 동안 플라즈마공정이 수행된다.
NH3가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, 마스크층간절연층(211b) 및 규소함유구리층(222)의 표면의 규소(미도시)가 질화된다. 표면의 규소는 Ar가스를 사용하는 플라즈마공정에 의해 에칭될 수 있다.
마지막으로, 도 10v에서, 도 4의 플라즈마CVD에서, 이하의 조건하에서 플라즈마처리가 수행된다.
SiH(CH3)3가스 : 10∼1000sccm
NH3가스 : 10∼500sccm
He가스 : 0∼5000sccm
처리압력 : 1∼20Torr(133.3∼2666.4㎩)
RF파워 : 50∼500W
이렇게 하여, SiCN으로 만들어진 약 50㎚ 두께의 구리확산장벽층(218)이 전체 표면에 증착된다. 이 경우, 규소함유구리층(222)의 상측의 규소는 그 안으로 깊게 확산된다. 그 결과, 규소함유구리층(222)내의 Si 성분분포는 도 6에서와 같다. 즉, 규소함유구리층(222)의 위치가 깊으면 깊을 수록, Si의 농도는 작아진다. 그 결과, 규소함유구리층(222)과 구리확산장벽층(218) 사이의 접촉특성은 개선될 수 있다. 또한, 구리성분에 대한 규소성분의 비는 8원자%이하가 되어, 큰 저항을 갖는 구리실리사이드가 생성되지 않는다(도 7의 Cu-Si상태도 참조).
구리확산장벽층(208 및 218)은, SiC, SiCN, SiOC 또는 벤조시클로부텐과 같은 유기재료로 도 4의 플라즈마CVD장치의 플라즈마처리에 의해 형성될 수 있다. 또한, 구리확산장벽층(208 및 218)은 SiC, SiCN, SiOC 및 상기 유기재료의 다중층으로 될 수도 있다.
도 10a 내지 도 10v에서 보여준 방법에서, 에칭스토퍼(210)는 생략될 수 있다.
도 10a 내지 도 10v에서 보여준 방법에서도, 각 규소함유구리층(221 및 222)의 3개의 공정들이 반도체장치가 공기에 노출되지 않고 도 4의 플라즈마CVD장치에서 연이어 수행되기 때문에, 규소함유구리층(221 및 222)과 구리확산장벽층(208 및 218) 사이에 산화물이 성장하지 않는다.
또한, 규소는 규소함유구리층(221 및 222)의 전체로 확산되기 때문에, 규소함유구리층(221 및 222) 내의 구리원자들의 마이그레이션이 억제될 수 있다. 이에 더하여, 규소함유구리층(221 및 222)의 규소의 총량은 도 1h의 구리실리사이드층(108)의 규소의 총량보다 작기 때문에, 배선층, 즉 규소함유구리층(221 및 222)의 저항증가가 억제될 수 있다. 그 결과, 도 11에서와 같이, 층들(221 및 222)이 순수 구리 또는 순수구리+구리실리사이드로 만들어진 경우와 비교할 때, 일렉트로마이그레이션 및 스트레스마이그레이션 저항시간이 개선되었다. 또한, 규소함유구리층(221 및 222)의 산화는 억제되어, 도 12에서와 같이, 제조수율이 증가된다.
옥살산용액 및 BTA용액을 사용하는 도 8a 및 8b에서 보여준 변형예가 도 10a 내지 10v에서 보여준 방법에도 적용될 수 있다.
제4실시예
도 13a 내지 13f는 본 발명에 따른 반도체장치 제조방법의 제4실시예를 설명하기 위한 단면도들이다. 이 경우, 2층 중간제1형 이중다마신구조가 형성된다.
먼저, 도 10a 내지 10i에서 보여준 공정들이 수행된다.
다음, 도 13a에서, 포토레지스트층(213)이 에칭스토퍼(210)상에 도포된다. 그리고, 포토레지스트층(213)은 포토리소그래피공정에 의해 패터닝되어, 비아홀(213a)이 포토레지스트층(213)에 형성된다.
다음, 도 13b에서, 에칭스토퍼(210)는 마스크로서 포토레지스트층(213)을 사용하는 건식에칭공정에 의해 에칭된다.
다음, 도 13c에서, 포토레지스트층(213) 및 비반사층(212)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 애싱된다.
다음, 도 13d에서, 두께 300㎚이고, 이산화규소보다 낮은 유전상수를 갖는 SiOF, SiOC, 유기재료 또는 사다리형 수소실록산과 같은 무기재료와 같은 낮은-k 재료로 만들어진 층간절연층(211a)이 에칭스토퍼(210)상에 도포된다. 그리고 두께가 약 100㎚이고 이산화규소로 만들어진 층간절연층(211b)이 CVD공정에 의해 층간절연층(211a)상에 증착된다. 그 후, 포토레지스트층(215)이 전체 표면에 도포된다. 포토레지스트층(215)은 포토리소그래피공정에 의해 패터닝되어 홈(215a)이 포토레지스트층(215)에 형성된다.
다음, 도 13e에서, 마스크층간절연층(211b), 층간절연층(211a), 에칭스토퍼(210) 및 구리확산장벽층(208)이, 마스크로서 포토레지스트층(215)을 사용하고 CF계 가스플라즈마를 사용하는 건식에칭공정에 의해 에칭된다. 이 경우, 구리확산장벽층(208)은 불완전한 에칭스토퍼이기 때문에, 구리확산장벽층(208)이 X로 표시된 바와 같이 에칭될 수도 있다.
다음, 도 13f에서, 포토레지스트층(215)은 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 산화규소층(221a)은 산화장벽층으로서 역할을 하기 때문에, 규소함유구리층(221)은 거의 산화되지 않는다.
이후에, 도 10p 내지 10v에서 보여준 공정들이 수행된다. 이 경우, 도 10p에서 보여준 공정은 도 13f에서 보여준 공정 전에 수행될 수 있다.
도 10a 내지 10i, 도 13a 내지 13f 및 도 10p 내지 10v에서 보여준 방법에서, 에칭스토퍼(210)는 생략될 수 있다.
도 10a 내지 10i, 도 13a 내지 13f 및 도 10p 내지 10v에서 보여준 방법에서도, 각 규소함유구리층(221 및 222)의 3개의 공정들이 반도체장치가 공기에 노출되지 않고 도 4의 플라즈마CVD장치에서 연이어 수행되기 때문에, 규소함유구리층(221 및 222)과 구리확산장벽층(208 및 218) 사이에 산화물이 성장하지 않는다.
또한, 규소는 규소함유구리층(221 및 222)의 전체로 확산되기 때문에, 규소함유구리층(221 및 222) 내의 구리원자들의 마이그레이션이 억제될 수 있다. 이에 더하여, 규소함유구리층(221 및 222)의 규소의 총량은 도 1h의 구리실리사이드층(108)의 규소의 총량보다 작기 때문에, 배선층, 즉 규소함유구리층(221 및 222)의 저항증가가 억제될 수 있다. 그 결과, 도 11에서와 같이, 층들(221 및 222)이 순수 구리 또는 순수구리+구리실리사이드로 만들어진 경우와 비교할 때, 일렉트로마이그레이션 및 스트레스마이그레이션 저항시간이 개선되었다. 또한, 규소함유구리층(221 및 222)의 산화는 억제되어, 도 12에서와 같이, 제조수율이 증가된다.
옥살산용액 및 BTA용액을 사용하는 도 8a 및 8b에서 보여준 변형예가, 도 10a 내지 10i, 도 13a 내지 13f 및 도 10p 내지 10v에서 보여준 방법에도 적용될 수 있다.
도 13a에서, 포토레지스트층(213)은 비반사층 없이 SiCN으로 만들어진 에칭스토퍼(210)에 직접 도포된다. 이것은, 에칭스토퍼(210)가 친수성 이여서 에칭스토 퍼(210)에 대한 비반사층의 습윤성을 악화시켜, 비반사층의 불균일을 야기하기 때문이다. 이에 더하여, 비반사층이 제거될 때, 에칭스토퍼(210)가 손상될 수 있다. 한편, 포토레지스트층(215)은 비반사층 없이 이산화규소로 만들어진 층간절연층(211b)상에 직접 도포된다. 이것은, 층간절연층(211b)이 다량의 비반사층으로 채워질 수 있는 큰 오목부를 가지므로, 도 13e에서 보여준 건식에칭공정에서 잘못되기 때문이다.
비반사층들의 부재는, 도 14에서 보여준 낮은 반사율을 갖는 규소함유구리층(211)에 의해 보상될 수 있고, 여기서, 순수구리는 32%의 반사율을 갖고, 규소함유구리는 2%이하의 반사율을 갖는다. 따라서, 개선된 포토리소그래피공정들은 제조수율 및 반사율을 개선시킬 수 있다.
제5실시예
도 15a 내지 15f는 본 발명에 따른 반도체장치 제조방법의 제5실시예를 설명하기 위한 단면도들이다. 이 경우, 2층 트렌치제1형 이중다마신구조가 형성된다.
먼저, 도 10a 내지 10i에서 보여준 공정들이 수행된다.
다음, 도 15a에서, 두께가 약 400㎚이고 이산화규소로 만들어진 층간절연층(209) 및, 두께가 약 50㎚이고 SiCN으로 만들어진 에칭스토퍼(210)가 구리확산장벽층(208)상에 증착된다. 다음, 두께 300㎚이고, 이산화규소보다 낮은 유전상수를 갖는 SiOF, SiOC, 유기재료 또는 사다리형 수소실록산과 같은 무기재료와 같은 낮은-k 재료로 만들어진 층간절연층(211a)이 에칭스토퍼(210)상에 도포된다. 그리고 두께가 약 100㎚이고 이산화규소로 만들어진 층간절연층(211b)이 CVD공정에 의해 층간절연층(211a)상에 증착된다.
다음, 도 15a에서, 비반사층(214) 및 포토레지스트층(215)이 층간절연층(211b)상에 순차적으로 도포된다. 그 다음, 포토레지스트(215)는 포토리소그래피공정에 의해 패터닝되어 트렌치(홈; 215a)가 포토레지스트층(215)에 형성된다.
다음, 도 15b에서, 비반사층(214), 마스크층간절연층(211b) 및 층간절연층(211a)이, 마스크로서 포토레지스트층(215)을 이용한 건식에칭공정에 의해 에칭된다.
다음, 도 15c에서, 포토레지스트층(215) 및 비반사도포층(214)이 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다.
다음, 도 15d에서, 에칭스토퍼(210)가 건식에칭공정에 의해 에칭백된다.
도 15d에서 보여준 공정은 도 15c에서 보여준 공정 전에 수행될 수 있다.
다음, 도 15e에서, 포토레지스트층(213)이 전체 표면에 도포된다. 그 다음, 포토레지스트(213)는 포토리소그래피공정에 의해 패터닝되어 비아홀(213a)이 포토레지스트층(213)에 형성된다.
다음, 도 15f에서, 층간절연층(209)이, 마스크로서 포토레지스트층(213)을 사용하고 CF계 가스플라즈마를 사용하는 건식에칭공정에 의해 에칭된다. 이 경우, 구리확산장벽층(208)은 불완전한 에칭스토퍼이기 때문에, 구리확산장벽층(208)이 X로 표시된 바와 같이 에칭될 수도 있다.
다음, 도 15f에서, 포토레지스트층(213)은 O2가스플라즈마를 사용하는 건식애싱공정에 의해 에싱된다. 이 경우, 산화규소층(221a)은 구리산화장벽층으로서 역할을 하기 때문에, 규소함유구리층(221)은 거의 산화되지 않는다.
이후에, 도 10p 내지 10v에서 보여준 공정들이 수행된다. 이 경우, 도 10p에서 보여준 공정은 도 15f에서 보여준 공정 전에 수행될 수 있다.
도 10a 내지 10i, 도 15a 내지 15f 및 도 10p 내지 10v에서 보여준 방법에서, 에칭스토퍼(210)는 생략될 수 있다.
도 10a 내지 10i, 도 15a 내지 15f 및 도 10p 내지 10v에서 보여준 방법에서도, 각 규소함유구리층(221 및 222)의 3개의 공정들이 반도체장치가 공기에 노출되지 않고 도 4의 플라즈마CVD장치에서 연이어 수행되기 때문에, 규소함유구리층(221 및 222)과 구리확산장벽층(208 및 218) 사이에 산화물이 성장하지 않는다.
또한, 규소는 규소함유구리층(221 및 222)의 전체로 확산되기 때문에, 규소함유구리층(221 및 222) 내의 구리원자들의 마이그레이션이 억제될 수 있다. 이에 더하여, 규소함유구리층(221 및 222)의 규소의 총량은 도 1h의 구리실리사이드층(108)의 규소의 총량보다 작기 때문에, 배선층, 즉 규소함유구리층(221 및 222)의 저항증가가 억제될 수 있다. 그 결과, 도 11에서와 같이, 층들(221 및 222)이 순수 구리 또는 순수구리+구리실리사이드로 만들어진 경우와 비교할 때, 일렉트로마이그레이션 및 스트레스마이그레이션 저항시간이 개선되었다. 또한, 규소함유구리층(221 및 222)의 산화는 억제되어, 도 12에서와 같이, 제 조수율이 증가된다.
옥살산용액 및 BTA용액을 사용하는 도 8a 및 8b에서 보여준 변형예가 도 10a 내지 10i, 도 15a 내지 15f 및 도 10p 내지 10v에서 보여준 방법에도 적용될 수 있다.
상기 설명한 실시예들에서, 규소함유구리층들은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 구리합금으로 만들어질 수 있다.
또, 상기 설명한 실시예들에서, 층간절연층들 중 일부는 이산화규소로 만들어지고; 그러나, 이러한 층간절연층은, 이산화규소보다 낮은 유전상수를 갖는 낮은-k 재료물질로 만들어질 수 있다. 이 경우, 마스크절연층이 그 위에 형성된다. 또, "203b"와 같은 마스크절연층은, O2건식애싱공정과 연이은 습기제거공정에 대한 높은 저항특성을 갖는 SiC, SiCN 또는 SiOC로 만들어질 수 있다.
또, 상기 설명한 실시예들에서, 이산화규소보다 낮은 유전상수를 갖는 낮은-k 재료물질로 만들어진 층간절연층은 바람직하게는 사다리형 수소실록산으로 만들어진다. 사다리형 수소실록산은 L-OxTM(NEC사의 상표)라고도 한다. 사다리형 수소실록산은 도 16a에서 보여준 구조 및 도 16b에서 보여준 특성을 갖는다.
도 16a에서, 사다리형 수소실록산에서, 수소원자들은 이차원적으로 주변에 약간 위치된다. 그 결과, 수소원자들의 2차원배열이 있는 도 16a의 사다리형 수소실록산의 흡광도를 보여주는 그래프인 도 16c에서, 날카로운 스펙트럼이 830㎚-1에 서 관찰되고, 약한 스펙트럼이 870㎚-1에서 관찰된다.
도 16a의 사다리형 수소실록산의 밀도 및 굴절률을 보여주는 그래프인 도 16d에서, 밀도 및 굴절률은 굽는 온도에 따를 변한다. 즉, 굽는 온도가 200℃보다 작고 400℃보다 클 때, 굴절률은 1.40이상 이였다. 또, 굽는 온도가 200℃와 400℃ 사이일 때는, 굴절률이 약 1.38∼1.40이였다. 한편, 굽는 온도가 200℃보다 작으면, 밀도가 관찰될 수 없고, 굽는 온도가 400℃보다 크면, 밀도가 1.60g/㎤ 보다 훨씬 크다. 굽는 온도가 200℃와 400℃ 사이일 때는, 밀도가 약 1.50∼1.58g/㎤이 된다. 굽는 온도가 200℃보다 작으면, 3650㎝-1에서 Si-O결합에 의한 스펙트럼도 관찰된다.
굴절률은 유전상수에 직접적으로 영향을 미친다. 이런 관점에서, 상기 설명한 실시예들에서 사용된 사다리형 수소실록산은 약 1.50∼1.58g/㎤의 밀도와, 약 1.38∼1.40의 굴절률을 갖는 것이 바람직하다.
사다리형 수소실록산의 특징들이, 도 17에서 보여준 구조를 갖는 종래의 케이지(cage)형 HSQ(hydrogen silsesquiocane; A. Nakajima "Coating layers", semiconductor Technology Outlook, p. 432, 도 2, 1998 참조)와 비교하여, 도 18, 19 및 20을 참조로 이하에서 설명된다. 사다리형 수소실록산에서 수소원자들은 주변에 약간 배치되지만, HQS에서 수소원자들은 대부분 주변에 배치된다. 그러므로, 사다리형 수소실록산에서의 수소원자들에 비교하여, HSQ의 수소원자들은 반응적이어서 그 특성에 영향을 미친다.
먼저, 시료들은, 300㎚두께의 반도체웨이퍼들상에 사다리형 수소실록산 또는 HSQ를 도포하고 N2가스분위기에서 약 400℃온도로 30분 동안 어닐링함으로써 마련된다.
다음, 발명자들은, 도 4의 플라즈마CVD에서 상기 시료들에 이하의 조건하에서 실험들을 수행하여 구리를 규소함유구리로 변화시켰다.
온도 : 200∼450℃
SiN4가스 : 10∼1000sccm
N2가스 : 0∼5000sccm
처리압력 : 0∼20Torr(0∼2666.4㎩)
도 18에서, SiN4가스 조사시간이 증가하면, HSQ의 두께는 현저하게 감소한다. 한편, SiN4가스 조사시간이 증가하여도, 사다리형 수소실록산의 두께는 감소하지 않는다.
도 19에서, SiN4가스 조사시간이 증가하면, HSQ의 반사율은 현저하게 증가한다. 한편, SiN4가스 조사시간이 증가하여도, 사다리형 수소실록산의 반사율은 증가하지 않는다.
도 20에서, SiN4가스 조사시간이 증가하면, HSQ의 상대유전상수는 현저하게 증가한다. 한편, SiN4가스 조사시간이 증가하여도, 사다리형 수소실록산의 상대유전 상수는 증가하지 않는다.
다공성 사다리형 수소실록산은 사다리형 수소실록산과 동일한 성향을 갖는다. 따라서, 다공성 사다리형 수소실록산이 사다리형 수소실록산 대신에 사용될 수 있다.
또한, 상기 사다리형 수소실록산은, HSQ와 비교하여, 불화암모늄 또는 희석된 불화수소(HF)와 같은 화학제품들에 우수한 저항성을 갖는다. 예를 들면, 사다리형 수소실록산 또는 HSQ로 덮인 도 21a의 반도체장치를 불화암모늄용액 또는 불화수소희석용액에 소정시간동안 담글 때, 사다리형 수소실록산 및 HSQ의 에칭량이 도 21b에서 보여준 바와 같이 얻어진다.
상기 실시예들에서, 낮은-k 재료로 만들어진 "203a"과 같은 층간절연층들상에 "203b"와 같은 마스크층간절연층들이 얇게 형성되어, "203a"와 같은 층간절연층들은 실제로 SiH4가스에 노출된다. 발명자들은, 0.2㎛/0.2㎛의 선/공간 비로 두개의 인접한 배선들 사이에 HSQ로 형성된 층간절연층의 기생용량이, 이산화규소로 만들어진 층간절연층의 경우와 비교하면 2∼3%정도 감소하였다는 것을 발견하였다. 한편, 0.2㎛/0.2㎛의 선/공간 비로 두개의 인접한 배선들 사이에 사다리형 수소실록산으로 형성된 층간절연층의 기생용량은, 이산화규소로 만들어진 층간절연층의 경우와 비교하면 8∼12%정도 감소하였다는 것을 발견하였다. 또, 0.2㎛/0.2㎛의 선/공간 비로 두개의 인접한 배선들 사이에 다공성 사다리형 수소실록산로 형성된 기생용량은, 이산화규소로 만들어진 층간절연층의 경우와 비교하면 15∼20%정도 감소하였다는 것을 발견하였다.
또한, 층간절연층이 MSQ(methyl silsesquioxane) 또는 탄소원자들을 포함하는 유기중합체로 만들어지면, 산화구리가 구리(규소함유구리)층과 그 상부 구리확산장벽층 사이에서 성장된다. 이것은, 탄소원자들을 함유하는 이러한 재료가 도 3의 플라즈마CVD장치의 열에 의해 수소가스보다는 탄화수소가스를 생성하여 구리 또는 규소함유구리의 표면이 거의 감소되지 않기 때문이다. 한편, 층간절연층이 사다리형 수소실록산 또는 다공성 사다리형 수소실록산으로 만들어지면, 산화구리가 구리(규소함유구리)층과 그 상부 구리확산장벽층 사이에서 성장되지 않는다. 이것은, 탄소원자들을 함유하는 이러한 재료가 도 3의 플라즈마CVD장치의 열에 의해 많은 수소가스를 생성하여 구리 또는 규소함유구리의 표면이 현저하게 감소되기 때문이다.
이에 더하여, 장벽금속층들 각각은, Ta, TaN, Ti, TiN, TaSiN 및 TiSiN으로 만들어진 단일층 또는 다중층일 수 있다.
앞서 설명한 바와 같이, 본 발명에 따르면, 규소함유금속층과 그 상부금속확산장벽층 사이에 산화물이 성장하지 않기 때문에, 배선층들의 저항이 감소될 수 있고 제조수율이 향상될 수 있다.

Claims (215)

  1. 하부절연층(101, 201);
    상기 하부절연층상에 형성되고 홈을 갖는 제1층간절연층(103, 203);
    금속실리사이드를 포함하지 않고 상기 홈에 매립된 제1규소함유금속층(111, 221); 및
    상기 제1규소함유금속층과 상기 제1층간절연층상에 형성된 제1금속확산장벽층(109, 208)을 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 제1층간절연층은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치.
  3. 제2항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치.
  4. 제3항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치.
  5. 제3항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치.
  6. 제3항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치.
  7. 제3항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 더 포함하는 반도체장치.
  8. 제1항에 있어서, 상기 제1규소함유금속층은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치.
  9. 제1항에 있어서, 상기 제1규소함유금속층은 규소함유구리층을 포함하는 반도체장치.
  10. 제9항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치.
  11. 제1항에 있어서, 상기 제1규소함유금속층은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합 금층을 포함하는 반도체장치.
  12. 제1항에 있어서, 상기 제1금속확산장벽층은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치.
  13. 제1항에 있어서, 상기 하부절연층과 상기 제1층간절연층 사이에 제1에칭스토퍼(102, 202)를 더 포함하는 반도체장치.
  14. 제13항에 있어서, 상기 제1에칭스토퍼는, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치.
  15. 제1항에 있어서, 상기 제1금속확산장벽층상에 형성된 제2층간절연층(110)으로서, 상기 제1금속확산장벽층과 제2층간절연층은 상기 제1층간절연층의 상기 홈에 대향하는 비아홀을 가지는 제2층간절연층(110);
    상기 비아홀에 매립되고 금속실리사이드를 포함하지 않는 제2규소함유금속층(134);
    상기 제2규소함유금속층과 상기 제2층간절연층상에 형성된 제2금속확산장벽층(136);
    제2금속확산장벽층상에 형성된 제3층간절연층(137, 138)으로서, 상기 제2금속확산장벽층과 제3층간절연층은 상기 비아홀에 대향하는 트렌치를 가지는 제3층간절연층(137, 138);
    상기 트렌치에 매립되고 금속실리사이드를 포함하지 않는 제3규소함유금속층(143); 및
    상기 제3규소함유금속층과 상기 제3층간절연층상에 형성된 제3금속확산장벽층(144)을 더 포함하는 반도체장치.
  16. 제15항에 있어서, 상기 제2 및 제3층간절연층들 각각은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치.
  17. 제16항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치.
  18. 제17항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치.
  19. 제17항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치.
  20. 제17항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치.
  21. 제17항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 더 포함하는 반도체장치.
  22. 제15항에 있어서, 상기 제2 및 제3규소함유금속층들 각각은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치.
  23. 제15항에 있어서, 상기 제2 및 제3규소함유금속층들 각각은 규소함유구리층을 포함하는 반도체장치.
  24. 제23항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치.
  25. 제15항에 있어서, 상기 제2 및 제3규소함유금속층들 각각은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치.
  26. 제15항에 있어서, 상기 제2 및 제3금속확산장벽층들 각각은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치.
  27. 제1항에 있어서, 상기 제1금속확산장벽층상에 형성된 제2층간절연층(209)으로서, 상기 제1금속확산장벽층과 제2층간절연층은 상기 제1층간절연층의 홈에 대향하는 비아홀을 가지는 제2층간절연층(209);
    상기 제2층간절연층상에 형성되고 상기 비아홀에 대향하는 트렌치를 갖는 제3층간절연층(211a, 211b);
    상기 비아홀 및 상기 트렌치에 매립되고 금속실리사이드를 포함하지 않는 제2규소함유금속층(222); 및
    상기 제2규소함유금속층과 상기 제3층간절연층상에 형성된 제2금속확산장벽층(218)을 더 포함하는 반도체장치.
  28. 제27항에 있어서, 상기 제2층간절연층은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치.
  29. 제28항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치.
  30. 제29항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치.
  31. 제29항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치.
  32. 제29항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치.
  33. 제29항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 더 포함하는 반도체장치.
  34. 제27항에 있어서, 상기 제2규소함유금속층은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치.
  35. 제27항에 있어서, 상기 제2규소함유금속층은 규소함유구리층을 포함하는 반도체장치.
  36. 제35항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치.
  37. 제27항에 있어서, 상기 제2규소함유금속층은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치.
  38. 제27항에 있어서, 상기 제2금속확산장벽층은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치.
  39. 제27항에 있어서, 상기 제2 및 제3층간절연층들 사이에 상기 트렌치와 대향하는 트렌치를 갖는 제2에칭스토퍼(136, 210)를 더 포함하는 반도체장치.
  40. 제39항에 있어서, 상기 제2에칭스토퍼는, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치.
  41. 하부절연층(101);
    상기 하부절연층상에 형성되고 홈을 갖는 제1층간절연층(103);
    금속실리사이드를 포함하지 않고 상기 홈에 매립된 제1규소함유금속층(111);
    상기 제1규소함유금속층과 상기 제1층간절연층상에 형성된 제1금속확산장벽층(109);
    상기 제1금속확산장벽층상에 형성된 제2층간절연층(110)으로서, 상기 제1금속확산장벽층과과 제2층간절연층은 상기 제1층간절연층의 상기 홈에 대향하는 비아홀을 가지는 제2층간절연층(110);
    상기 비아홀에 매립되는 금속층(134);
    상기 금속층과 상기 제2층간절연층상에 형성된 제2금속확산장벽층(136);
    상기 제2금속확산장벽층상에 형성된 제3층간절연층(137, 138)으로서, 상기 제2금속확산장벽층과 제3층간절연층은 상기 비아홀에 대향하는 트렌치를 가지는 제3층간절연층(137, 138);
    상기 트렌치에 매립되고 금속실리사이드를 포함하지 않는 제2규소함유금속층(143); 및
    상기 제2규소함유금속층과 상기 제3층간절연층상에 형성된 제3금속확산장벽층(144)을 포함하는 반도체장치.
  42. 하부절연층(101);
    상기 하부절연층상에 형성되고 홈을 갖는 층간절연층(103);
    Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 적어도 하나로 만들어지고 상기 홈 내에 형성된 장벽금속층(106);
    구리실리사이드를 포함하지 않고 상기 장벽금속층의 상기 홈에 매립되며 8원자%이하의 규소성분을 갖는 규소함유구리층(111); 및
    SiCN층, SiC층, SiOC층, 및 유기재료 중 적어도 하나로 만들어지고, 상기 규소함유금속층과 상기 층간절연층상에 형성된 구리확산장벽층(109)을 포함하는 반도체장치.
  43. 하부절연층(101);
    상기 하부절연층상에 형성되고 홈을 갖는 제1층간절연층(103);
    Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 적어도 하나로 만들어지고 상기 홈 내에 형성된 제1장벽금속층(106);
    구리실리사이드를 포함하지 않고 상기 제1장벽금속층의 상기 홈에 매립되며 8원자%이하의 규소성분을 갖는 제1규소함유구리층(111);
    SiCN층, SiC층, SiOC층, 및 유기재료 중 적어도 하나로 만들어지고, 상기 제1규소함유구리층과 상기 제1층간절연층상에 형성된 제1구리확산장벽층(109);
    상기 제1구리확산장벽층상에 형성되고 상기 홈에 대향하는 비아홀을 갖는 제2층간절연층(110);
    Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 적어도 하나로 만들어지고 상기 비아홀 내에 형성된 제2장벽금속층(133);
    구리실리사이드를 포함하지 않고 상기 제2장벽금속층의 상기 비아홀에 매립되며 8원자%이하의 규소성분을 갖는 제2규소함유구리층(135);
    SiCN층, SiC층, SiOC층, 및 유기재료 중 적어도 하나로 만들어지고, 상기 제2규소함유구리층과 상기 제2층간절연층상에 형성된 제2구리확산장벽층(136);
    상기 제2층간절연층상에 형성되고, 상기 비아홀에 대향하는 트렌치를 갖는 제3층간절연층(137, 138);
    Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 적어도 하나로 만들어지고 상기 트렌치 내에 형성된 제3장벽금속층(141);
    구리실리사이드를 포함하지 않고 상기 제3장벽금속층의 상기 트렌치 내에 매립되며 8원자%이하의 규소성분을 갖는 제3규소함유구리층(143); 및
    SiCN층, SiC층, SiOC층, 및 유기재료 중 적어도 하나로 만들어지고, 상기 제3규소함유구리층과 상기 제3층간절연층상에 형성된 제3구리확산장벽층(144)을 포함하는 반도체장치.
  44. 하부절연층(201);
    상기 하부절연층상에 형성되고 홈을 갖는 제1층간절연층(203);
    Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 적어도 하나로 만들어지고 상기 홈 내에 형성된 제1장벽금속층(206);
    구리실리사이드를 포함하지 않고 상기 제1장벽금속층의 상기 홈에 매립되며 8원자%이하의 규소성분을 갖는 제1규소함유구리층(221);
    SiCN층, SiC층, SiOC층, 및 유기재료 중 적어도 하나로 만들어지고, 상기 제1규소함유구리층과 상기 제1층간절연층상에 형성된 제1구리확산장벽층(208);
    상기 제1구리확산장벽층상에 형성되고 상기 홈에 대향하는 비아홀을 갖는 제2층간절연층(209);
    상기 제2층간절연층상에 형성되고, 상기 비아홀에 대향하는 트렌치를 갖는 제3층간절연층(211a, 211b);
    Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 적어도 하나로 만들어지고 상기 트렌치 및 상기 비아홀 내에 형성된 제2장벽금속층(216);
    구리실리사이드를 포함하지 않고 상기 제2장벽금속층의 상기 트렌치 및 상기 비아홀 내에 매립되며 8원자%이하의 규소성분을 갖는 제2규소함유구리층(222); 및
    SiCN층, SiC층, SiOC층, 및 유기재료 중 적어도 하나로 만들어지고, 상기 제2규소함유구리층과 상기 제3층간절연층상에 형성된 제2구리확산장벽층(218)을 포함하는 반도체장치.
  45. 제1층간절연층(103, 203)에 제1홈을 형성하는 단계;
    상기 홈에 금속실리사이드를 포함하지 않는 제1규소함유금속층(111, 221)을 매립하는 단계; 및
    상기 제1규소함유금속층과 상기 제1층간절연층상에 제1금속확산장벽층(109, 208)을 형성하는 단계를 포함하는 반도체장치 제조방법.
  46. 제45항에 있어서, 상기 제1층간절연층은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  47. 제46항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치 제조방법.
  48. 제47항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치 제조방법.
  49. 제47항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치 제조방법.
  50. 제47항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치 제조방법.
  51. 제47항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  52. 제45항에 있어서, 상기 제1규소함유금속층은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치 제조방법.
  53. 제45항에 있어서, 상기 제1규소함유금속층은 규소함유구리층을 포함하는 반도체장치 제조방법.
  54. 제53항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치 제조방법.
  55. 제45항에 있어서, 상기 제1규소함유금속층은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치 제조방법.
  56. 제45항에 있어서, 상기 제1금속확산장벽층은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  57. 제45항에 있어서, 상기 하부절연층과 상기 제1층간절연층 사이에 제1에칭스토퍼(102, 202)를 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  58. 제57항에 있어서, 상기 제1에칭스토퍼는, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  59. 제45항에 있어서, 상기 제1규소함유금속층을 매립하는 단계는,
    상기 홈에 제1금속층(107, 207)을 매립하는 단계;
    상기 제1금속층상의 제1산화물을 환원시키는 단계; 및
    규소함유가스에 상기 제1금속층을 노출시켜 상기 제1금속층을 상기 제1규소함유금속층으로 변화시키는 단계를 포함하는 반도체장치 제조방법.
  60. 제59항에 있어서, 상기 제1산화물환원단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  61. 제59항에 있어서, 상기 제1산화물환원단계, 상기 제1규소함유가스노출단계 및 상기 제1금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  62. 제45항에 있어서, 상기 제1규소함유금속층을 매립하는 단계는,
    상기 홈에 제1금속층(107, 207)을 매립하는 단계;
    상기 제1금속층상에 제1산화방지층을 도포하는 단계;
    상기 제1산화방지층을 제거하는 단계; 및
    상기 제1산화방지층이 제거된 후에, 규소함유가스에 상기 제1금속층을 노출시켜 상기 제1금속층을 상기 제1규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  63. 제62항에 있어서, 상기 규소함유가스는 무기실란가스를 포함하는 반도체장치 제조방법.
  64. 제63항에 있어서, 상기 무기실란가스는, SiH4, Si2H6 및 SiH2Cl6가스 중의 적어도 하나를 포함하는 반도체장치 제조방법.
  65. 제62항에 있어서, 상기 제1산화방지층은 BTA(benzotriazole)층을 포함하는 반도체장치 제조방법.
  66. 제62항에 있어서, 상기 제1산화방지층이 도포되기 전에, 상기 제1금속층상의 제1산화물을 환원시키는 단계를 더 포함하는 반도체장치 제조방법.
  67. 제66항에 있어서, 상기 제1산화물환원단계에서는 옥살산을 사용하는 반도체장치 제조방법.
  68. 제66항에 있어서, 상기 제1산화방지층제거단계는 대략 200∼450℃의 온도에서 수행되는 반도체장치 제조방법.
  69. 제68항에 있어서, 상기 제1산화방지층제거단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  70. 제62항에 있어서, 상기 제1산화방지층제거단계, 상기 제1규소함유가스노출단계 및 상기 제1금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  71. 제45항에 있어서, 상기 제1층간절연층의 홈에 대향하는 비아홀을 갖는 제1금속확산장벽층상에, 상기 제1층간절연층의 홈에 대향하는 비아홀을 갖는 제2층간절연층(110)을 형성하는 단계;
    금속실리사이드를 포함하지 않는 제2규소함유금속층(134)을 상기 비아홀에 매립하는 단계;
    상기 제2규소함유금속층과 상기 제2층간절연층상에 제2금속확산장벽층(136)을 형성하는 단계;
    상기 제2금속확산장벽층상에, 상기 제2금속확산장벽층과 함께 상기 비아홀에 대향하는 트렌치를 가지는 제3층간절연층(137, 138)을 형성하는 단계;
    금속실리사이드를 포함하지 않는 제3규소함유금속층(143)을 상기 트렌치에 매립하는 단계; 및
    상기 제3규소함유금속층과 상기 제3층간절연층상에 제3금속확산장벽층(144)을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  72. 제71항에 있어서, 상기 제2 및 제3층간절연층들 각각은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  73. 제72항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치 제조방법.
  74. 제73항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치 제조방법.
  75. 제73항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치 제조방법.
  76. 제73항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치 제조방법.
  77. 제73항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 이산화규소로 만들어진 마스크절연층을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  78. 제71항에 있어서, 상기 제2 및 제3규소함유금속층들 각각은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치 제조방법.
  79. 제71항에 있어서, 상기 제2 및 제3규소함유금속층들 각각은 규소함유구리층을 포함하는 반도체장치 제조방법.
  80. 제79항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치 제조방법.
  81. 제71항에 있어서, 상기 제2 및 제3규소함유금속층들 각각은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치 제조방법.
  82. 제71항에 있어서, 상기 제2 및 제3금속확산장벽층들 각각은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  83. 제71항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 비아홀에 제2금속층(134, 207)을 매립하는 단계;
    상기 제2금속층상의 제2산화물을 환원시키는 단계; 및
    규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  84. 제83항에 있어서, 상기 제2산화물환원단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  85. 제83항에 있어서, 상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  86. 제71항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 홈에 제2금속층(134, 207)을 매립하는 단계;
    상기 제2금속층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계; 및
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  87. 제86항에 있어서, 상기 규소함유가스는 무기실란가스를 포함하는 반도체장치 제조방법.
  88. 제87항에 있어서, 상기 무기실란가스는, SiH4, Si2H6 및 SiH2Cl6가스 중의 적어도 하나를 포함하는 반도체장치 제조방법.
  89. 제86항에 있어서, 상기 제2산화방지층은 BTA층을 포함하는 반도체장치 제조방법.
  90. 제86항에 있어서, 상기 제2산화방지층이 도포되기 전에, 상기 제2금속층상의 제2산화물을 환원시키는 단계를 더 포함하는 반도체장치 제조방법.
  91. 제90항에 있어서, 상기 제2산화물환원단계에서는 옥살산을 사용하는 반도체장치 제조방법.
  92. 제90항에 있어서, 상기 제2산화방지층제거단계는 대략 200∼450℃의 온도에서 수행되는 반도체장치 제조방법.
  93. 제92항에 있어서, 상기 제2산화방지층제거단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  94. 제86항에 있어서, 상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  95. 제71항에 있어서, 상기 제3규소함유금속층을 매립하는 단계는,
    상기 트렌치에 제3금속층(142, 207)을 매립하는 단계;
    상기 제3금속층상의 제3산화물을 환원시키는 단계; 및
    규소함유가스에 상기 제3금속층을 노출시켜 상기 제3금속층을 상기 제3규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  96. 제95항에 있어서, 상기 제3산화물환원단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  97. 제95항에 있어서, 상기 제3산화물환원단계, 상기 제3규소함유가스노출단계 및 상기 제3금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  98. 제71항에 있어서, 상기 제3규소함유금속층을 매립하는 단계는,
    상기 홈에 제3금속층(142)을 매립하는 단계;
    상기 제3금속층상에 제3산화방지층을 도포하는 단계;
    상기 제3산화방지층을 제거하는 단계; 및
    상기 제3산화방지층이 제거된 후에, 규소함유가스에 상기 제3금속층을 노출시켜 상기 제3금속층을 상기 제3규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  99. 제98항에 있어서, 상기 규소함유가스는 무기실란가스를 포함하는 반도체장치 제조방법.
  100. 제99항에 있어서, 상기 무기실란가스는, SiH4, Si2H6 및 SiH2Cl 6가스를 포함하는 반도체장치 제조방법.
  101. 제98항에 있어서, 상기 제3산화방지층은 BTA층을 포함하는 반도체장치 제조방법.
  102. 제98항에 있어서, 상기 제3산화방지층이 도포되기 전에, 상기 제1금속층상의 제3산화물을 환원시키는 단계를 더 포함하는 반도체장치 제조방법.
  103. 제102항에 있어서, 상기 제3산화물환원단계에서는 옥살산을 사용하는 반도체장치 제조방법.
  104. 제102항에 있어서, 상기 제3산화방지층제거단계는 대략 200∼450℃의 온도에서 수행되는 반도체장치 제조방법.
  105. 제104항에 있어서, 상기 제3산화방지층제거단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  106. 제98항에 있어서, 상기 제3산화방지층제거단계, 상기 제3규소함유가스노출단계 및 상기 제3금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  107. 제45항에 있어서, 상기 제1금속확산장벽층상에 제2 및 제3층간절연층들(209, 211a, 211b)을 형성하는 단계;
    상기 제2 및 제3층간절연층들에, 상기 제1층간절연층의 홈과 대향하는 비아홀을 형성하는 단계;
    상기 제3층간절연층에 상기 비아홀에 대향하는 트렌치를 형성하는 단계;
    마스크로서 제2 및 제3층간절연층들을 사용하여 제1금속확산장벽층을 에칭백하는 단계;
    상기 제1금속확산장벽층이 에칭백된 후, 상기 비아홀 및 상기 트렌치에, 금속실리사이드를 포함하지 않는 제2규소함유금속층(222)을 매립하는 단계; 및
    상기 제2규소함유금속층과 상기 제3층간절연층상에, 제2금속확산장벽층(218)을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  108. 제107항에 있어서, 상기 제2층간절연층은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  109. 제108항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치 제조방법.
  110. 제109항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치 제조방법.
  111. 제109항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치 제조방법.
  112. 제109항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치 제조방법.
  113. 제109항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  114. 제107항에 있어서, 상기 제2규소함유금속층은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치 제조방법.
  115. 제107항에 있어서, 상기 제2규소함유금속층은 규소함유구리층을 포함하는 반도체장치 제조방법.
  116. 제115항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치 제조방법.
  117. 제107항에 있어서, 상기 제2규소함유금속층은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치 제조방법.
  118. 제107항에 있어서, 상기 제2금속확산장벽층은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  119. 제107항에 있어서, 상기 하부절연층과 상기 제2층간절연층 사이에 상기 트렌치에 대향하는 트렌치를 갖는 제2에칭스토퍼(102, 202)를 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  120. 제119항에 있어서, 상기 제2에칭스토퍼는, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  121. 제107항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 비아홀에 제2금속층(217)을 매립하는 단계;
    상기 제2금속층상의 제2산화물을 환원시키는 단계; 및
    규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 포함하는 반도체장치 제조방법.
  122. 제121항에 있어서, 상기 제2산화물환원단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  123. 제121항에 있어서, 상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  124. 제107항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 홈과 상기 비아홀에 제2금속층(217)을 매립하는 단계;
    상기 제2금속층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계; 및
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  125. 제124항에 있어서, 상기 규소함유가스는 무기실란가스를 포함하는 반도체장치 제조방법.
  126. 제125항에 있어서, 상기 무기실란가스는, SiH4, Si2H6 및 SiH2Cl6가스 중의 적어도 하나를 포함하는 반도체장치 제조방법.
  127. 제124항에 있어서, 상기 제2산화방지층은 BTA층을 포함하는 반도체장치 제조방법.
  128. 제124항에 있어서, 상기 제2산화방지층이 도포되기 전에, 상기 제2금속층상의 제2산화물을 환원시키는 단계를 더 포함하는 반도체장치 제조방법.
  129. 제128항에 있어서, 상기 제2산화물환원단계에서는 옥살산을 사용하는 반도체장치 제조방법.
  130. 제128항에 있어서, 상기 제2산화방지층제거단계는 대략 200∼450℃의 온도에서 수행되는 반도체장치 제조방법.
  131. 제130항에 있어서, 상기 제2산화방지층제거단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  132. 제124항에 있어서, 상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  133. 제45항에 있어서, 상기 제1구리확산장벽층상에 제2층간절연층(209)을 형성하는 단계;
    상기 제2층간절연층상에 에칭스토퍼(210)를 형성하는 단계;
    상기 에칭스토퍼상에, 상기 제1층간절연층의 홈에 대향하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 후에, 상기 에칭스토퍼상에 제3층간절연층(211a, 211b)을 형성하는 단계;
    마스크로서 에칭스토퍼를 사용하여 상기 제2층간절연층상에는 비아홀을, 상기 제3층간절연층상에는 상기 비아홀에 대향하는 트렌치를 형성하는 단계;
    마스크로서 제2 및 제3층간절연층들을 사용하여 제1금속확산장벽층을 에칭백하는 단계;
    상기 제1금속확산장벽층이 에칭백된 후, 상기 비아홀 및 상기 트렌치에, 금속실리사이드를 포함하지 않는 제2규소함유금속층(222)을 매립하는 단계; 및
    상기 제2규소함유금속층과 상기 제3층간절연층상에, 제2금속확산장벽층(218)을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  134. 제133항에 있어서, 상기 제2층간절연층은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  135. 제134항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치 제조방법.
  136. 제135항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치 제조방법.
  137. 제135항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치 제조방법.
  138. 제135항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치 제조방법.
  139. 제135항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  140. 제133항에 있어서, 상기 제2규소함유금속층은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치 제조방법.
  141. 제133항에 있어서, 상기 제2규소함유금속층은 규소함유구리층을 포함하는 반도체장치 제조방법.
  142. 제141항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치 제조방법.
  143. 제133항에 있어서, 상기 제2규소함유금속층은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치 제조방법.
  144. 제133항에 있어서, 상기 제2금속확산장벽층은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  145. 제133항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 비아홀 및 상기 트렌치에 제2금속층(217)을 매립하는 단계;
    상기 제2금속층상의 제2산화물을 환원시키는 단계; 및
    규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 포함하는 반도체장치 제조방법.
  146. 제145항에 있어서, 상기 제2산화물환원단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  147. 제145항에 있어서, 상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  148. 제133항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 홈에 제2금속층(217, 207)을 매립하는 단계;
    상기 제2금속층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계; 및
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  149. 제148항에 있어서, 상기 규소함유가스는 무기실란가스를 포함하는 반도체장치 제조방법.
  150. 제149항에 있어서, 상기 무기실란가스는, SiH4, Si2H6 및 SiH2Cl6가스 중의 적어도 하나를 포함하는 반도체장치 제조방법.
  151. 제148항에 있어서, 상기 제2산화방지층은 BTA층을 포함하는 반도체장치 제조방법.
  152. 제148항에 있어서, 상기 제2산화방지층이 도포되기 전에, 상기 제2금속층상의 제2산화물을 환원시키는 단계를 더 포함하는 반도체장치 제조방법.
  153. 제152항에 있어서, 상기 제2산화물환원단계에서는 옥살산을 사용하는 반도체장치 제조방법.
  154. 제152항에 있어서, 상기 제2산화방지층제거단계는 대략 200∼450℃의 온도에서 수행되는 반도체장치 제조방법.
  155. 제154항에 있어서, 상기 제2산화방지층제거단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  156. 제148항에 있어서, 상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  157. 제45항에 있어서, 상기 제1구리확산장벽층상에 제2층간절연층(209)을 형성하는 단계;
    상기 제2층간절연층상에 에칭스토퍼(210)를 형성하는 단계;
    상기 에칭스토퍼상에 제3층간절연층(211a, 211b)을 형성하는 단계;
    에칭스토퍼를 사용하여 상기 제3층간절연층상에, 상기 제1층간절연층의 상기 홈에 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 에칭스토퍼를 에칭백하는 단계;
    마스크로서 에칭스토퍼를 사용하여 상기 제2층간절연층에, 상기 홈에 대향하는 비아홀을 형성하는 단계;
    마스크로서 상기 제2 및 제3층간절연층들을 사용하여 제1금속확산장벽층을 에칭백하는 단계;
    상기 비아홀 및 상기 트렌치에, 금속실리사이드를 포함하지 않는 제2규소함유금속층(222)을 매립하는 단계; 및
    상기 제2규소함유금속층과 상기 제3층간절연층상에, 제2금속확산장벽층(218)을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  158. 제157항에 있어서, 상기 제2층간절연층은, SiO2층, SiCN층, SiC층 및 낮은-k 재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  159. 제158항에 있어서, 상기 낮은-k 재료층은, 사다리형 수소실록산층 및 다공성 사다리형 수소실록산층 중 하나를 포함하는 반도체장치 제조방법.
  160. 제159항에 있어서, 상기 사다리형 수소실록산층은 L-OxTM층을 포함하는 반도체장치 제조방법.
  161. 제159항에 있어서, 상기 사다리형 수소실록산층은 약 1.50∼1.58g/㎤의 밀도를 갖는 반도체장치 제조방법.
  162. 제159항에 있어서, 상기 사다리형 수소실록산층은, 633㎚의 파장에서 1.38∼1.40의 굴절률을 갖는 반도체장치 제조방법.
  163. 제159항에 있어서, 상기 사다리형 수소실록산층과 상기 다공성 사다리형 수소실록산층 중 어느 하나상에 형성되고 이산화규소로 만들어진 마스크절연층을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  164. 제157항에 있어서, 상기 제2규소함유금속층은, 그 하측 부근보다 상측 부근의 규소농도가 더 큰 반도체장치 제조방법.
  165. 제157항에 있어서, 상기 제2규소함유금속층은 규소함유구리층을 포함하는 반도체장치 제조방법.
  166. 제165항에 있어서, 상기 규소함유구리층의 규소성분은 8원자%이하인 반도체장치 제조방법.
  167. 제157항에 있어서, 상기 제2규소함유금속층은, Al, Ag, W, Mg, Fe, Ni, Zn, Pd, Cd, Au, Hg, Be, Pt, Zr, Ti 및 Sn 중 적어도 하나를 포함하는 규소함유구리합금층을 포함하는 반도체장치 제조방법.
  168. 제157항에 있어서, 상기 제2금속확산장벽층은, SiCN층, SiC층, SiOC층, 및 유기재료층 중 적어도 하나를 포함하는 반도체장치 제조방법.
  169. 제157항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 비아홀 및 상기 트렌치에 제2금속층(217)을 매립하는 단계;
    상기 제2금속층상의 제2산화물을 환원시키는 단계; 및
    규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 포함하는 반도체장치 제조방법.
  170. 제169항에 있어서, 상기 제2산화물환원단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  171. 제169항에 있어서, 상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  172. 제157항에 있어서, 상기 제2규소함유금속층을 매립하는 단계는,
    상기 홈과 상기 비아홀에 제2금속층(217)을 매립하는 단계;
    상기 제2금속층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계; 및
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2금속층을 노출시켜 상기 제2금속층을 상기 제2규소함유금속층으로 변화시키는 단계를 더 포함하는 반도체장치 제조방법.
  173. 제172항에 있어서, 상기 규소함유가스는 무기실란가스를 포함하는 반도체장치 제조방법.
  174. 제173항에 있어서, 상기 무기실란가스는, SiH4, Si2H6 및 SiH2Cl6가스 중의 저적어도 하나를 포함하는 반도체장치 제조방법.
  175. 제172항에 있어서, 상기 제2산화방지층은 BTA층을 포함하는 반도체장치 제조방법.
  176. 제172항에 있어서, 상기 제2산화방지층이 도포되기 전에, 상기 제2금속층상의 제2산화물을 환원시키 단계를 더 포함하는 반도체장치 제조방법.
  177. 제176항에 있어서, 상기 제2산화물환원단계에서는 옥살산을 사용하는 반도체장치 제조방법.
  178. 제176항에 있어서, 상기 제2산화방지층제거단계는 대략 200∼450℃의 온도에서 수행되는 반도체장치 제조방법.
  179. 제178항에 있어서, 상기 제2산화방지층제거단계는, NH3, N2, H2, He 및 Ar가스 중 적어도 하나를 포함하는 플라즈마분위기에서 수행되는 반도체장치 제조방법.
  180. 제172항에 있어서, 상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2금속확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  181. 제1층간절연층(103)에 제1홈을 형성하는 단계;
    상기 홈에 금속실리사이드를 포함하지 않는 제1규소함유금속층(111)을 매립하는 단계;
    상기 제1규소함유금속층과 상기 제1층간절연층상에 제1금속확산장벽층(109)을 형성하는 단계;
    상기 제1금속확산장벽층상에, 상기 제1금속확산장벽층과 함께는 상기 제1층간절연층의 홈에 대향하는 비아홀을 가지는 제2층간절연층(110)을 형성하는 단계;
    금속층(134)을 상기 비아홀에 매립하는 단계;
    금속층과 상기 제2층간절연층상에 제2금속확산장벽층(136)을 형성하는 단계;
    상기 제2금속확산장벽층상에, 상기 제2금속확산장벽층과 함께는 상기 비아홀에 대향하는 트렌치를 가지는 제3층간절연층(137, 138)을 형성하는 단계;
    금속실리사이드를 포함하지 않는 제2규소함유금속층(143)을 상기 트렌치에 매립하는 단계; 및
    상기 제2규소함유금속층과 상기 제3층간절연층상에 제3금속확산장벽층(144)을 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  182. 층간절연층(103)에 홈을 형성하는 단계;
    상기 홈에 장벽금속층(106)을 형성하는 단계;
    상기 홈 내의 장벽금속층상에 구리층(107)을 매립하는 단계;
    상기 구리층상의 산화물을 환원시키는 단계;
    상기 산화물이 환원된 후, 규소함유가스에 상기 구리층을 노출시켜 상기 구리층을 금속실리사이드를 포함하지 않는 규소함유구리층으로 변화시키는 단계; 및
    상기 규소함유구리층과 상기 층간절연층상에 구리확산장벽층(109)을 형성하는 단계를 포함하고,
    상기 산화물환원단계, 상기 규소함유가스노출단계 및 상기 구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  183. 층간절연층(103)에 홈을 형성하는 단계;
    상기 홈에 장벽금속층(106)을 형성하는 단계;
    상기 홈 내의 장벽금속층상에 구리층(107)을 매립하는 단계;
    상기 구리층상의 산화방지층을 도포하는 단계;
    상기 산화방지층을 제거하는 단계; 및
    상기 산화방지층이 제거된 후에, 규소함유가스에 상기 구리층을 노출시켜 상기 구리층을 규소함유구리층으로 변화시키는 단계;
    상기 산화방지층제거단계, 상기 규소함유가스노출단계 및 상기 구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  184. 제1층간절연층(103)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(106)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(107)을 매립하는 단계;
    상기 제1구리층상의 제1산화물을 환원시키는 단계;
    상기 제1산화물이 환원된 후, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 상기 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(109)을 형성하는 단계;
    상기 제1구리확산장벽층상에, 제2층간절연층(110)을 형성하는 단계;
    상기 제2층간절연층과 상기 제1구리확산장벽층에, 상기 홈에 대향하는 비아홀을 형성하는 단계;
    상기 비아홀에 제2장벽금속층(133)을 형성하는 단계;
    상기 비아홀 내의 상기 제2장벽금속층상에 제2구리층(134)을 매립하는 단계;
    상기 제2구리층상의 제2산화물을 환원시키는 단계;
    상기 제2산화물이 환원된 후, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 상기 제2규소함유구리층으로 변화시키는 단계;
    상기 제2규소함유구리층과 상기 제2층간절연층상에 제2구리확산장벽층(136)을 형성하는 단계;
    상기 제2구리확산장벽층상에 제3층간절연층(137, 138)을 형성하는 단계;
    상기 제2구리확산장벽층과 상기 제3층간절연층에, 상기 비아홀에 대향하는 트렌치를 형성하는 단계;
    상기 트렌치에 제3장벽금속층(141)을 형성하는 단계;
    상기 트렌치 내의 상기 제3장벽금속층상에 제3구리층(142)을 매립하는 단계;
    상기 제3구리층상의 제3산화물을 환원시키는 단계;
    상기 제3산화물이 환원된 후, 규소함유가스에 상기 제3구리층을 노출시켜 상기 제3구리층을 상기 제3규소함유구리층으로 변화시키는 단계; 및
    상기 제3규소함유구리층과 상기 제3층간절연층상에 제3구리확산장벽층(144)을 형성하는 단계를 포함하고,
    상기 제1산화물환원단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제3산화물환원단계, 상기 제3규소함유가스노출단계 및 상기 제3구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  185. 제1층간절연층(103)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(106)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(107)을 매립하는 단계;
    상기 제1구리층상에 제1산화방지층을 도포하는 단계;
    상기 제1산화방지층을 제거하는 단계;
    상기 제1산화방지층이 제거된 후에, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(109)을 형성하는 단계;
    상기 제1구리확산장벽층상에, 제2층간절연층(110)을 형성하는 단계;
    상기 제2층간절연층과 상기 제1구리확산장벽층에, 상기 홈에 대향하는 비아홀을 형성하는 단계;
    상기 비아홀에 제2장벽금속층(133)을 형성하는 단계;
    상기 비아홀 내의 상기 제2장벽금속층상에 제2구리층(134)을 매립하는 단계;
    상기 제2구리층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계;
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 제2규소함유구리층으로 변화시키는 단계;
    상기 제2규소함유구리층과 상기 제2층간절연층상에 제2구리확산장벽층(136)을 형성하는 단계;
    상기 제2구리확산장벽층상에 제3층간절연층(137, 138)을 형성하는 단계;
    상기 제2구리확산장벽층과 상기 제3층간절연층에, 상기 비아홀에 대향하는 트렌치를 형성하는 단계;
    상기 트렌치에 제3장벽금속층(141)을 형성하는 단계;
    상기 트렌치 내의 상기 제3장벽금속층상에 제3구리층(142)을 매립하는 단계;
    상기 제3구리층상에 제3산화방지층을 도포하는 단계;
    상기 제3산화방지층을 제거하는 단계;
    상기 제3산화방지층이 제거된 후에, 규소함유가스에 상기 제3구리층을 노출시켜 상기 제3구리층을 제3규소함유구리층으로 변화시키는 단계; 및
    상기 제3규소함유구리층과 상기 제3층간절연층상에 제3구리확산장벽층(144)을 형성하는 단계를 포함하고,
    상기 제1산화방지층제거단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제3산화방지층제거단계, 상기 제3규소함유가스노출단계 및 상기 제3구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  186. 제1층간절연층(203)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(206)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(207)을 매립하는 단계;
    상기 제1구리층상의 제1산화물을 환원시키는 단계;
    상기 제1산화물이 환원된 후, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 상기 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(208)을 형성하는 단계;
    상기 제1구리확산장벽층상에 제2 및 제3층간절연층들(209, 211a, 211b)을 형성하는 단계;
    상기 제2 및 제3층간절연층들에, 상기 홈과 대향하는 비아홀을 형성하는 단계;
    상기 제3층간절연층에 상기 비아홀에 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 제1구리확산장벽층을 에칭백하는 단계;
    상기 트렌치 및 비아홀 내의 제1규소함유구리층상에 제2장벽금속층(216)을 형성하는 단계;
    상기 트렌치 및 비아홀 내의 상기 제2장벽금속층상에 제2구리층(217)을 매립하는 단계;
    상기 제2구리층상의 제2산화물을 환원시키는 단계;
    상기 제2산화물이 환원된 후, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 상기 제2규소함유구리층(222)으로 변화시키는 단계; 및
    상기 제2규소함유구리층과 상기 제2층간절연층상에, 제2구리확산장벽층(218)을 형성하는 단계를 포함하고,
    상기 제1산화물환원단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  187. 제1층간절연층(203)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(206)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(207)을 매립하는 단계;
    상기 제1구리층상에 제1산화방지층을 도포하는 단계;
    상기 제1산화방지층을 제거하는 단계;
    상기 제1산화방지층이 제거된 후에, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(208)을 형성하는 단계;
    상기 제1구리확산장벽층상에 제2 및 제3층간절연층들(209, 211a, 211b)을 형성하는 단계;
    상기 제2 및 제3층간절연층들에, 상기 홈과 대향하는 비아홀을 형성하는 단계;
    상기 제3층간절연층에 상기 비아홀에 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 제1구리확산장벽층을 에칭백하는 단계;
    상기 트렌치 및 비아홀 내의 제1규소함유구리층상에 제2장벽금속층(216)을 형성하는 단계;
    상기 트렌치 및 비아홀 내의 상기 제2장벽금속층상에 제2구리층(217)을 매립하는 단계;
    상기 제2구리층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계;
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 제2규소함유구리층으로 변화시키는 단계; 및
    상기 제2규소함유구리층과 상기 제2층간절연층상에, 제2구리확산장벽층(218)을 형성하는 단계를 포함하고,
    상기 제1산화방지층제거단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  188. 제1층간절연층(203)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(206)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(207)을 매립하는 단계;
    상기 제1구리층상의 제1산화물을 환원시키는 단계;
    상기 제1산화물이 환원된 후, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 상기 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(208)을 형성하는 단계;
    제1구리확산장벽층상에 제2층간절연층(209) 및 에칭스토퍼(210)를 형성하는 단계;
    상기 에칭스토퍼에, 상기 홈과 대향하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 후, 상기 에칭스토퍼상에 제3층간절연층들(211a, 211b)을 형성하는 단계;
    마스크로서 상기 에칭스토퍼를 사용하여 상기 제2층간절연층에는 비아홀을, 상기 제3층간절연층에는 상기 비아홀과 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 제1구리확산장벽층을 에칭백하는 단계;
    상기 트렌치 및 비아홀 내의 제1규소함유구리층상에 제2장벽금속층(216)을 형성하는 단계;
    상기 트렌치 및 비아홀 내의 상기 제2장벽금속층상에 제2구리층(217)을 매립하는 단계;
    상기 제2구리층상의 제2산화물을 환원시키는 단계;
    상기 제2산화물이 환원된 후, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 상기 제2규소함유구리층(222)으로 변화시키는 단계; 및
    상기 제2규소함유구리층과 상기 제2층간절연층상에, 제2구리확산장벽층(218)을 형성하는 단계를 포함하고,
    상기 제1산화물환원단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  189. 제1층간절연층(203)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(206)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(207)을 매립하는 단계;
    상기 제1구리층상에 제1산화방지층을 도포하는 단계;
    상기 제1산화방지층을 제거하는 단계;
    상기 제1산화방지층이 제거된 후에, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(208)을 형성하는 단계;
    제1구리확산장벽층상에 제2층간절연층(209) 및 에칭스토퍼(210)를 형성하는 단계;
    상기 에칭스토퍼에, 상기 홈과 대향하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 후, 상기 에칭스토퍼상에 제3층간절연층들(211a, 211b)을 형성하는 단계;
    마스크로서 상기 에칭스토퍼를 사용하여 상기 제2층간절연층에는 비아홀을, 상기 제3층간절연층에는 상기 비아홀과 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 제1구리확산장벽층을 에칭백하는 단계;
    상기 트렌치 및 비아홀 내의 제1규소함유구리층상에 제2장벽금속층(216)을 형성하는 단계;
    상기 트렌치 및 비아홀 내의 상기 제2장벽금속층상에 제2구리층(217)을 매립하는 단계;
    상기 제2구리층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계;
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 제2규소함유구리층으로 변화시키는 단계; 및
    상기 제2규소함유구리층과 상기 제2층간절연층상에, 제2구리확산장벽층(218)을 형성하는 단계를 포함하고,
    상기 제1산화방지층제거단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  190. 제1층간절연층(203)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(206)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(207)을 매립하는 단계;
    상기 제1구리층상의 제1산화물을 환원시키는 단계;
    상기 제1산화물이 환원된 후, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 상기 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(208)을 형성하는 단계;
    제1구리확산장벽층상에 제2층간절연층(209), 에칭스토퍼(210) 및 제3층간절연층들(211a, 211b)을 형성하는 단계;
    상기 제3층간절연층에는 상기 홈과 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 상기 에칭스토퍼를 에칭백하는 단계;
    상기 제2층간절연층에는 상기 홈과 대향하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 후, 상기 제1구리확산장벽층을 에칭백하는 단계;
    상기 트렌치 및 비아홀 내의 제1규소함유구리층상에 제2장벽금속층(216)을 형성하는 단계;
    상기 트렌치 및 비아홀 내의 상기 제2장벽금속층상에 제2구리층(217)을 매립하는 단계;
    상기 제2구리층상의 제2산화물을 환원시키는 단계;
    상기 제2산화물이 환원된 후, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 상기 제2규소함유구리층(222)으로 변화시키는 단계; 및
    상기 제2규소함유구리층과 상기 제2층간절연층상에, 제2구리확산장벽층(218)을 형성하는 단계를 포함하고,
    상기 제1산화물환원단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화물환원단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  191. 제1층간절연층(203)에 홈을 형성하는 단계;
    상기 홈에 제1장벽금속층(206)을 형성하는 단계;
    상기 홈 내의 상기 제1장벽금속층상에 제1구리층(207)을 매립하는 단계;
    상기 제1구리층상에 제1산화방지층을 도포하는 단계;
    상기 제1산화방지층을 제거하는 단계;
    상기 제1산화방지층이 제거된 후에, 규소함유가스에 상기 제1구리층을 노출시켜 상기 제1구리층을 제1규소함유구리층으로 변화시키는 단계;
    상기 제1규소함유구리층과 상기 제1층간절연층상에 제1구리확산장벽층(208)을 형성하는 단계;
    제1구리확산장벽층상에 제2층간절연층(209), 에칭스토퍼(210) 및 제3층간절연층들(211a, 211b)을 형성하는 단계;
    상기 제3층간절연층에는 상기 홈과 대향하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 후, 상기 에칭스토퍼를 에칭백하는 단계;
    상기 제2층간절연층에는 상기 홈과 대향하는 비아홀을 형성하는 단계;
    상기 비아홀이 형성된 후, 상기 제1구리확산장벽층을 에칭백하는 단계;
    상기 트렌치 및 비아홀 내의 제1규소함유구리층상에 제2장벽금속층(216)을 형성하는 단계;
    상기 트렌치 및 비아홀 내의 상기 제2장벽금속층상에 제2구리층(217)을 매립하는 단계;
    상기 제2구리층상에 제2산화방지층을 도포하는 단계;
    상기 제2산화방지층을 제거하는 단계;
    상기 제2산화방지층이 제거된 후에, 규소함유가스에 상기 제2구리층을 노출시켜 상기 제2구리층을 제2규소함유구리층으로 변화시키는 단계; 및
    상기 제2규소함유구리층과 상기 제2층간절연층상에, 제2구리확산장벽층(218)을 형성하는 단계를 포함하고,
    상기 제1산화방지층제거단계, 상기 제1규소함유가스노출단계 및 상기 제1구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되고,
    상기 제2산화방지층제거단계, 상기 제2규소함유가스노출단계 및 상기 제2구리확산장벽층형성단계는, 공기 중에 상기 반도체장치를 노출시키지 않고 동일한 처리장치에서 수행되는 반도체장치 제조방법.
  192. 제1항에 있어서, 상기 제1층간절연층과 상기 제1규함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  193. 제15항에 있어서, 상기 제2층간절연층, 상기 제2규소함유금속층, 상기 제3층간절연층 및 상기 제3규소함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  194. 제27항에 있어서, 상기 제3층간절연층 및 상기 제2규소함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  195. 제41항에 있어서, 상기 제1층간절연층, 상기 제1규소함유금속층, 상기 제3층간절연층 및 상기 제2규소함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  196. 제42항에 있어서, 상기 층간절연층 및 상기 규소함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  197. 제43항에 있어서, 상기 제1층간절연층, 상기 제1규소함유금속층, 상기 제2층간절연층, 상기 제2규소함유금속층, 상기 제3층간절연층 및 상기 제3규소함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  198. 제44항에 있어서, 상기 제1층간절연층, 상기 제1규소함유금속층, 상기 제3층간절연층 및 상기 제2규소함유금속층의 표면부분들은 질화되어 있는 반도체장치.
  199. 제45항에 있어서, 상기 제1금속확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  200. 제71항에 있어서, 상기 제2금속확산장벽층이 형성되기 전에 상기 제2층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제2층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제3금속확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제3규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제3규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  201. 제107항에 있어서, 상기 제2금속확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  202. 제133항에 있어서, 상기 제2금속확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  203. 제157항에 있어서, 상기 제2금속확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  204. 제181항에 있어서, 상기 제1금속확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제3금속확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  205. 제182항에 있어서, 상기 구리확산장벽층이 형성되기 전에 상기 층간절연층과 상기 규소함유금속층의 표면부분들이 질화되도록 상기 층간절연층과 상기 규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  206. 제183항에 있어서, 상기 구리확산장벽층이 형성되기 전에 상기 층간절연층과 상기 규소함유금속층의 표면부분들이 질화되도록 상기 층간절연층과 상기 규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  207. 제184항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계;
    상기 제2구리확산장벽층이 형성되기 전에 상기 제2층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제2층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제3구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제3규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제3규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  208. 제185항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계;
    상기 제2구리확산장벽층이 형성되기 전에 상기 제2층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제2층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제3구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제3규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제3규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  209. 제186항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제2구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  210. 제187항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제2구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  211. 제188항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제2구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  212. 제189항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제2구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  213. 제190항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제2구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  214. 제191항에 있어서, 상기 제1구리확산장벽층이 형성되기 전에 상기 제1층간절연층과 상기 제1규소함유금속층의 표면부분들이 질화되도록 상기 제1층간절연층과 상기 제1규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계; 및
    상기 제2구리확산장벽층이 형성되기 전에 상기 제3층간절연층과 상기 제2규소함유금속층의 표면부분들이 질화되도록 상기 제3층간절연층과 상기 제2규소함유금속층에 대해 산소 없이 질소함유가스를 사용하여 플라즈마처리를 수행하는 단계를 더 포함하는 반도체장치 제조방법.
  215. 제199항 내지 제214항 중 어느 한 항에 있어서, 상기 질소함유가스는 NH3가스와 N2가스 중의 적어도 하나를 포함하는 반도체장치 제조방법.
KR1020020069151A 2002-05-08 2002-11-08 규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법 KR100542644B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002132780 2002-05-08
JPJP-P-2002-00132780 2002-05-08
JPJP-P-2002-00302841 2002-10-17
JP2002302841 2002-10-17

Publications (2)

Publication Number Publication Date
KR20030087518A KR20030087518A (ko) 2003-11-14
KR100542644B1 true KR100542644B1 (ko) 2006-01-11

Family

ID=29405320

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020069151A KR100542644B1 (ko) 2002-05-08 2002-11-08 규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법

Country Status (4)

Country Link
US (1) US20030209738A1 (ko)
KR (1) KR100542644B1 (ko)
CN (2) CN100464417C (ko)
TW (1) TW559999B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7396759B1 (en) 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
US7727880B1 (en) 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7727881B1 (en) * 2004-11-03 2010-06-01 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
US7704873B1 (en) 2004-11-03 2010-04-27 Novellus Systems, Inc. Protective self-aligned buffer layers for damascene interconnects
JP5180426B2 (ja) * 2005-03-11 2013-04-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5204370B2 (ja) * 2005-03-17 2013-06-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
FR2891084A1 (fr) * 2005-07-07 2007-03-23 St Microelectronics Sa REALISATION D'UNE BARRIERE CuSiN AUTO ALIGNEE
KR100771370B1 (ko) * 2005-12-29 2007-10-30 동부일렉트로닉스 주식회사 반도체 장치의 금속 배선 및 그 형성 방법
US7557447B2 (en) * 2006-02-06 2009-07-07 Nec Electronics Corporation Semiconductor device and method for manufacturing same
KR100818108B1 (ko) * 2007-02-06 2008-03-31 주식회사 하이닉스반도체 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
JP5175059B2 (ja) 2007-03-07 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7858510B1 (en) 2008-02-28 2010-12-28 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
US7648899B1 (en) 2008-02-28 2010-01-19 Novellus Systems, Inc. Interfacial layers for electromigration resistance improvement in damascene interconnects
US7737029B2 (en) * 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby
JP5501586B2 (ja) * 2008-08-22 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8268722B2 (en) * 2009-06-03 2012-09-18 Novellus Systems, Inc. Interfacial capping layers for interconnects
CN102468224A (zh) * 2010-11-17 2012-05-23 中芯国际集成电路制造(北京)有限公司 半导体互连结构的制作方法
JP5782279B2 (ja) 2011-01-20 2015-09-24 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US8753978B2 (en) 2011-06-03 2014-06-17 Novellus Systems, Inc. Metal and silicon containing capping layers for interconnects
JP5898549B2 (ja) * 2012-03-29 2016-04-06 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
KR101950867B1 (ko) * 2012-08-27 2019-04-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6138439B2 (ja) * 2012-09-05 2017-05-31 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN104465499A (zh) * 2014-11-26 2015-03-25 上海华力微电子有限公司 一种改善电迁移特性的方法
US9633896B1 (en) 2015-10-09 2017-04-25 Lam Research Corporation Methods for formation of low-k aluminum-containing etch stop films
US10651080B2 (en) 2016-04-26 2020-05-12 Lam Research Corporation Oxidizing treatment of aluminum nitride films in semiconductor device manufacturing
US10049869B2 (en) * 2016-09-30 2018-08-14 Lam Research Corporation Composite dielectric interface layers for interconnect structures
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
KR102577376B1 (ko) * 2017-06-21 2023-09-11 에이지씨 가부시키가이샤 발수발유층 부착 물품 및 그 제조 방법
CN108054136A (zh) * 2017-11-16 2018-05-18 上海华力微电子有限公司 铜互连工艺方法
CN110571189B (zh) * 2018-06-05 2022-04-29 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路
US10734308B2 (en) * 2018-11-20 2020-08-04 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
CN113327888B (zh) * 2020-02-28 2022-11-22 长鑫存储技术有限公司 半导体结构的制造方法
CN114695224A (zh) * 2020-12-29 2022-07-01 联华电子股份有限公司 芯片键合对准结构与键合芯片结构及其制作方法
CN117524980B (zh) * 2024-01-04 2024-04-30 合肥晶合集成电路股份有限公司 顶层金属的制备方法及半导体结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980084723A (ko) * 1997-05-24 1998-12-05 김영환 반도체 소자의 다층 금속배선 및 그 형성방법
KR19990005857A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 금속배선 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3191759B2 (ja) * 1998-02-20 2001-07-23 日本電気株式会社 半導体装置の製造方法
JP2000114374A (ja) * 1998-10-08 2000-04-21 Toshiba Corp 半導体装置およびその製造方法
US6255217B1 (en) * 1999-01-04 2001-07-03 International Business Machines Corporation Plasma treatment to enhance inorganic dielectric adhesion to copper
US6251775B1 (en) * 1999-04-23 2001-06-26 International Business Machines Corporation Self-aligned copper silicide formation for improved adhesion/electromigration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980084723A (ko) * 1997-05-24 1998-12-05 김영환 반도체 소자의 다층 금속배선 및 그 형성방법
KR19990005857A (ko) * 1997-06-30 1999-01-25 김영환 반도체 소자의 금속배선 형성방법

Also Published As

Publication number Publication date
US20030209738A1 (en) 2003-11-13
CN100464417C (zh) 2009-02-25
TW559999B (en) 2003-11-01
CN101465336A (zh) 2009-06-24
CN1457095A (zh) 2003-11-19
KR20030087518A (ko) 2003-11-14
CN101465336B (zh) 2011-12-07

Similar Documents

Publication Publication Date Title
KR100542644B1 (ko) 규소함유금속배선층을 갖는 반도체장치 및 그의 제조방법
US8642467B2 (en) Semiconductor device having silicon-diffused metal wiring layer and its manufacturing method
US7378350B2 (en) Formation of low resistance via contacts in interconnect structures
KR100516337B1 (ko) 반도체 디바이스 및 그 제조 방법
US7176571B2 (en) Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure
US20050079706A1 (en) Dual damascene structure and method
JP3193335B2 (ja) 半導体装置の製造方法
KR20010051500A (ko) 반도체장치의 제조방법
US6972252B1 (en) Method of improving adhesion between two dielectric films
US6037250A (en) Process for forming multilevel interconnection structure
KR101192410B1 (ko) 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법
US6881661B2 (en) Manufacturing method of semiconductor device
US7622331B2 (en) Method for forming contacts of semiconductor device
KR100438630B1 (ko) 반도체 장치의 제조방법
KR100603703B1 (ko) 포토 레지스트 제거방법 및 이를 이용한 반도체 소자의금속배선 형성방법
JP3322651B2 (ja) 半導体装置の製造方法
US20070134915A1 (en) Method of fabricating a metal line in a semiconductor device
KR100774642B1 (ko) 반도체 소자의 구리배선 형성방법
KR101098920B1 (ko) 반도체 소자의 제조방법
KR20030002119A (ko) 듀얼 다마신 공정에 의한 비아홀 형성 방법
KR100452041B1 (ko) 반도체 소자의 구리배선 형성 방법
KR20060006336A (ko) 반도체 소자의 금속배선 형성방법
KR100821814B1 (ko) 구리 상감법에 의한 금속배선 형성방법
KR100237029B1 (ko) 반도체 소자의 텅스텐 플러그 형성방법
KR20000043926A (ko) 반도체 소자의 금속배선 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131218

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161221

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee