CN102468224A

CN102468224A - 半导体互连结构的制作方法

Info

Publication number: CN102468224A
Application number: CN2010105490704A
Authority: CN
Inventors: 周鸣
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-11-17
Filing date: 2010-11-17
Publication date: 2012-05-23

Abstract

本发明提供一种半导体互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有阻挡金属介电质层；在所述阻挡金属介电质层上形成停止层；在所述停止层上形成氧化层；在所述氧化层上形成低介电常数介质层，所述低介电常数介质层内形成有铜互连层。本发明不但能改善铜互连层片电阻均匀性差的问题，还避免了在改善铜互连层片电阻均匀性差问题时导致的“天线效应”。

Description

半导体互连结构的制作方法

技术领域

本发明涉及半导体技术领域，更为具体的，本发明涉及半导体互连结构的制作方法。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着65nm甚至更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。因此，目前的半导体技术中，采用具有更低电阻率的铜互连线，来代替传统的铝金属互连线，以改善电阻电容延迟的现象。

由于铜具有低电阻率的特性，以铜为互连线的器件可以从承受更密集的电路排列，降低生产成本，更提高芯片的运算速度。此外铜还具有优良的抗电迁移能力，使器件的寿命更长及稳定性更佳等优点，但是相对于铝金属互连而言，铜金属具有易扩散的缺点。在200摄氏度以上的高温热处理下，铜原子快速扩散到介电层，使得铜金属互连线的片电阻(Rs，sheet resistance)均匀性变差。

现有技术提供了一种半导体互连结构的制作方法，请参考图1至图2，可以改善铜金属互连线片电阻均匀性差的问题。图1为现有技术制作半导体互连结构流程图，包括：步骤S101，提供半导体衬底，所述半导体衬底上形成有阻挡金属介电质层；步骤S102，在所述阻挡金属介电质层上形成停止层；步骤S103，在所述停止层上形成低介电常数介质层，所述低介电常数介质层内形成有铜互连层；步骤S104，在所述低介电常数介质层上形成氧化硅保护层。图2为根据现有技术制作的半导体互连结构的剖面示意图，包括：半导体衬底100；位于半导体衬底上100的阻挡金属介电质层101；位于阻挡金属介电层101上的停止层102；位于停止层102上的低介电常数介质层104及低介电常数介质层内的铜互连层106；位于低介电常数介质层104上的氧化硅保护层105。其中停止层102可以阻挡低介电常数介质层104内铜互连层106的金属向阻挡金属介电质层101扩散，并能够改善所沉积的铜互连层的表面平整度，有效的改善了铜互连层片电阻均匀性差的问题。

在公开号为200510022961.3的中国专利申请中可以发现更多关于现有技术的信息。

现有工艺制作的半导体互连结构通过在阻挡金属介电质层和低介电常数介质层之间增加停止层来克服铜互连层片电阻均匀性差的缺点。然而，在实际中发现，随着半导体器件工艺节点向深亚微米发展，根据现有制作半导体互连结构的工艺所制成的半导体器件会因沉积停止层而在半导体衬底内栅极结构上方搜集过多的游离电荷，当这些游离电荷与半导体衬底中的栅极相连时就会导致栅氧化层损伤，产生“天线效应”(也称“等离子导致的栅氧损伤”)，严重影响了器件甚至整个芯片的可靠性和寿命。

发明内容

本发明解决的问题是提供一种半导体互连结构的制作的方法，所述方法在改善半导体互连结构中铜互连层片电阻均匀性差问题同时，克服了因沉积停止层而引起的“天线效应”，提高了器件甚至整个芯片的可靠性和寿命。

本发明提供一种半导体互连结构的制作方法，基本步骤包括：

提供半导体衬底，所述半导体衬底上形成有阻挡金属介电质层；

在所述阻挡金属介电质层上形成停止层；

在所述停止层上形成氧化层；

在所述氧化层上形成低介电常数介质层，所述低介电常数介质层内形成有铜互连层；

其中，所述低介电常数介质层上还形成有氧化硅保护层。

可选的，所述停止层的材料为氮化钛或氮化钽，介电常数为5.2。

可选的，形成所述停止层采用等离子体化学气相沉积。

可选的，所述停止层的厚度为100埃至300埃。

可选的，所述氧化层为二氧化硅。

可选的，所述氧化层的厚度为100埃至300埃。

可选的，所述氧化层采用次常压化学气相沉积的方法实现。

可选的，所述次常压化学气相沉积的压强范围为3Torr(1Torr＝133.322Pa)至7Torr，温度范围为300摄氏度至400摄氏度。

可选的，所述次常压化学气相沉积的反应气体为正硅酸乙酯和臭氧。

可选的，所述正硅酸乙酯和臭氧的体积比为1∶1至1∶25。

可选的，所述铜互连层采用物理气相沉积的方法沉积。

与现有技术相比，本发明具有以下优点：通过在停止层和低介电常数介质层之间沉积一种非等离子体沉积的氧化层，有效地将等离子沉积形成铜互连层及其上其它半导体互连结构中各层形成时所搜集的游离电荷与半导体衬底中器件的栅极隔离，避免形成半导体互连结构时积累过多的游离电荷而损伤栅氧化层，产生“天线效应”，提高了器件甚至芯片的可靠性和寿命。

附图说明

图1为现有工艺制作半导体互连结构的流程图；

图2为根据现有工艺制作的半导体互连结构的剖面结构示意图；

图3为本发明所述工艺制作半导体互连结构的流程图；

图4至图8为根据本发明一个实施例的各阶段半导体互连结构的剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有技术通过在阻挡金属介电质层和低介电常数介质层之间增加停止层来改善铜互连层片电阻的均匀性差的问题。但随着半导体器件的工艺节点向深亚微米发展，根据现有制作半导体互连结构工艺制成的半导体器件会因为沉积停止层而在半导体衬底内的栅极结构上方搜集过多的游离电荷，当这些游离电荷与栅极结构连接时就会导致栅氧化层损伤，产生“天线效应”，影响了器件甚至整个芯片的可靠性和寿命。

针对上述问题，发明人提供了一种半导体互连结构的制造方法，通过在停止层和低介电常数介质层之间增加一种非等离子沉积的氧化层来解决在改善铜互连层片电阻均匀性差问题时产生的“天线效应”。

参考图3，示出了本发明半导体互连结构的制造方法，包括：

执行步骤S201，提供半导体衬底，所述半导体衬底上形成有阻挡金属介电质层；

执行步骤S202，在所述阻挡金属介电质层上形成停止层；

执行步骤S203，在所述停止层上形成氧化层；

执行步骤S204，在所述氧化层上形成低介电常数介质层，所述低介电常数介质层内形成有铜互连层。

其中，所述半导体互连结构的制造方法还包括在低介电常数介质层上形成氧化硅保护层。

接下来，结合具体的实施例，对本发明半导体互连结构的制造方法进行说明。图4至图8示出了本发明一个实施例中各阶段半导体互连结构的剖面示意图。

如图4所示，提供半导体衬底200，所述半导体衬底上形成有阻挡金属介电质层201。所述阻挡金属介电质层201为一绝缘层，用于将铜互连层与半导体衬底形成电隔离。

在具体的实施例中，所述阻挡金属介电质层201的材料是氮掺杂碳化物，厚度范围为40nm至50nm，可以采用半导体制造领域形成电介质层常见的化学气相沉积或物理气相沉积的方法形成。

如图5所示，在所述阻挡金属介电质层201上沉积停止层202。所述停止层202能够阻挡在其上形成的铜互连层中的金属向阻挡金属介电质层201扩散，并能改善铜互连层的表面平整度。

作为一个实施例，所述停止层202为氮化钛或氮化钽，可以通过等离子体化学气相沉积的方法实现。所述停止层的介电常数为5.2，厚度为100埃至300埃。

如图6所示，在所述停止层202上形成氧化层203。所述氧化层为二氧化硅，氧化层的厚度范围为100埃至300埃，可以通过次常压化学气相沉积的方法沉积。

作为一个实施例，所述次常压化学气相沉积的压强范围为3Torr至7Torr，温度范围为300摄氏度至400摄氏度。所述次常压化学气相沉积的反应气体为正硅酸乙酯和臭氧，反应气体的体积比为1∶1至1∶25。

如图7所示，在所述氧化层203上形成低介电常数介质层204，所述低介电常数介质层内形成有铜互连层206。

所述低介电常数介质层层204为掺碳的二氧化硅，可以为应用材料(Applied Materials)公司商标为黑钻石(Black Diamond)的氧化硅(SiO2)、Novellus公司的Coral或ASM International公司的Aurora。

在具体的实施例中，所述低介电常数介电层可为黑钻石，厚度范围为1000埃至3000埃，可通过有机分子束沉积的方法沉积，其具体的沉积方法作为本领域技术人员的公知技术，在此不做详细说明。

图形化所述低介电常数介质层204，形成导线沟渠。通过物理气相沉积的方法将铜金属填满导线沟渠，然后以化学研磨的方法除去高出低介电常数介质层204的铜金属，形成铜互连层206。

如图8所示，在所述低介电常数介质层204上形成氧化硅保护层205。所述氧化硅保护层厚度范围为100埃至1000埃，可以通过化学气相沉积的方法沉积，用来保护所述低介电常数介质层204的介电常数免受后续工艺的损害。氧化硅保护层205的制作方法，作为本领域技术人员的公知技术，在此不做详细说明。

由于沉积氧化层203为非等离子体沉积，该氧化层可以有效地将在通过等离子体沉积其上低介电常数介质层204、铜互连层206及氧化硅保护层205时搜集的游离电荷与半导体衬底中器件的栅极隔离，避免在形成半导体互连结构时因搜集过多游离电荷而损伤半导体衬底内器件的栅氧化层。

基于上述方法制作的半导体互连结构如图8所示，所述半导体互连结构包括：半导体衬底200；半导体衬底200上的阻挡金属介电质层201；阻挡金属介电层201上的停止层202；停止层202上的氧化层203；氧化层203上的低介电常数介质层204及低介电常数介质层204内部的铜互连层206；低介电常数介质层204上的氧化硅保护层205。

综上所述，本发明提供的半导体互连结构的制作方法。与现有技术相比，所述方法通过在在停止层和低介电常数介质层之间沉积一种非等离子体沉积的氧化层，来避免在改善铜互连层片电阻均匀性差问题过程中产生的“天线效应”，提高了器件甚至整个芯片的可靠性和寿命。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种半导体互连结构的制作方法，其特征在于，包括：

在所述阻挡金属介电质层上形成停止层；

在所述停止层上形成氧化层；

在所述氧化层上形成低介电常数介质层，所述低介电常数介质层内形成有铜互连层。

2.如权利要求1所述的半导体互连结构的制作方法，其特征在于，所述停止层的材料为氮化钛或氮化钽，其介电常数为5.2。

3.如权利要求1所述的半导体互连结构的制作方法，其特征在于，形成所述停止层采用等离子体化学气相沉积。

4.如权利要求1所述的半导体互连结构的制作方法，其特征在于，所述停止层的厚度为100埃到300埃。

5.如权利要求1所述的半导体互连结构的制作方法，其特征在于，所述氧化层为SiO2。

6.如权利要求1所述的半导体互连结构的制作方法，其特征在于，所述氧化层的厚度为100埃至300埃。

7.如权利要求1所述的半导体互连结构的制作方法，其特征在于，所述氧化层采用次常压化学气相沉积的方法沉积。

8.如权利要求7所述的半导体互连结构的制作方法，其特征在于，所述次常压化学气相沉积的压强范围为3Torr至7Torr，温度范围为300至400摄氏度。

9.如权利要求7所述的半导体互连结构的制作方法，其特征在于，所述次常压化学气相沉积的反应气体为正硅酸乙酯和臭氧。

10.如权利要求9所述的半导体互连结构的制作方法，其特征在于，所述正硅酸乙酯和臭氧的体积比为1∶1至1∶25。

11.如权利要求1所述的半导体互连结构的制作方法，其特征在于，所述铜互连层采用物理气相沉积的方法沉积。

12.如权利要求1所述的半导体互连结构的制作方法，其特征在于，还包括：在所述低介电常数介质层上形成氧化硅保护层。