CN102324400A - 铜互连结构的制作方法 - Google Patents

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徐强
郑春生
张文广
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Abstract

本发明提供一种铜互连结构的制作方法，包括：提供半导体衬底，所述半导体衬底上形成有底部金属层；在所述底部金属层和半导体衬底上依次形成刻蚀停止层、超低K介质层、低介电常数保护层、硬掩膜层；以所述硬掩膜层为掩膜，进行刻蚀工艺和/或灰化工艺，在所述刻蚀停止层、超低K介质层、低介电常数保护层内形成大马士革开口，所述大马士革开口露出所述底部金属层；对所述大马士革开口的侧壁进行等离子体处理，以降低所述刻蚀工艺和/或灰化工艺对所述超低K介质层的损伤；在所述等离子体处理之后，在所述大马士革开口内形成铜互连层，所述铜互连层与所述底部金属层电连接。本发明降低了对超低K介质层的损伤，减小了RC延迟。

Description

铜互连结构的制作方法
技术领域
本发明涉及半导体技术领域，特别设计一种采用超低K介质层的铜互连结构的制作方法。
背景技术
随着集成电路的特征尺寸越来越小，互连结构的RC延迟成为影响集成电路的操作速度和性能的主要因素。通常，互连结构的RC延迟取决于互连层之间的绝缘层的介电常数(K值)和绝缘层的厚度。对于45纳米或其他工艺而言，工艺的趋势为采用超低K介质层作为互连层之间的绝缘层。然而，将采用上述超低K介质层作为绝缘层的工艺相比现有的半导体工艺集成有很多挑战，因为：低K介质层本身多孔、材质较软，容易受到刻蚀或灰化工艺的损伤。
因此，需要提出一种新的形成铜互连结构的方法，降低对低K介质层的损伤，减小RC延迟。
发明内容
本发明解决的问题是提供一种新的采用超低K介质层的铜互连结构，降低了对超低K介质层的损伤，减小了RC延迟。
为解决上述问题，本发明提供一种铜互连结构的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有底部金属层；
在所述底部金属层和半导体衬底上依次形成刻蚀停止层、超低K介质层、低介电常数保护层、硬掩膜层；
以所述硬掩膜层为掩膜，进行刻蚀工艺和/或灰化工艺，在所述刻蚀停止层、超低K介质层、低介电常数保护层内形成大马士革开口，所述大马士革开口露出所述底部金属层；
对所述大马士革开口的侧壁进行等离子体处理，以降低所述刻蚀工艺和/或灰化工艺对所述超低K介质层的损伤；
在所述等离子体处理之后，在所述大马士革开口内形成铜互连层，所述铜互连层与所述底部金属层电连接。
可选地，所述超低K介质层的K值范围为2.2～2.8。
可选地，所述等离子体处理采用含碳氢的等离子体进行。
可选地，所述刻蚀停止层的材料为SiN或SiC或SiOC或SiOCN或SiCN。
可选地，所述低介电常数保护层的材料为有机硅、聚合体、苯二氮、聚四氧乙烯、聚对二甲苯、聚醚、聚酰亚胺、聚酰胺、碳掺杂介质材料、碳掺杂有机硅玻璃、碳掺杂二氧化硅、氟硅玻璃、碳氧化硅中的至少一种。
可选地，所述低介电常数保护层的厚度为200～600埃。
可选地，所述低介电常数保护层的K值为4.5～5.5。
可选地，所述超低K介质层采用有机聚合物旋涂工艺或采用基于SiO2材料的CVD工艺形成。
可选地，所述超低K介质层的厚度范围为2000～6000埃。
可选地，所述硬掩膜层的材质为金属，所述金属为Ta或Ti或W或TaN或TiN或WN。与现有技术相比，本发明具有以下优点：
本发明在大马士革开口形成后、铜互连层之前，对低K介质层进行等离子体处理，降低形成大马士革开口时对低K介质层造成的损伤，从而减小了RC延迟。
附图说明
图1是本发明的铜互连结构的制作方法流程示意图；
图2～图10是本发明一个实施例的铜互连结构的制作方法剖面结构示意图。
具体实施方式
由于低K介质层容易受到刻蚀工艺和/或灰化工艺的损伤，这会影响低K介质层的K值，增大互连结构的RC延迟。而且低K介质层的K值越低，越容易受到刻蚀工艺和/或灰化工艺的损伤。发明人发现，含有碳氢离子对低K介质层的损伤具有修复作用，可以降低互连结构的RC延迟，而且可以采用K值更低的超低K介质层作为互连结构的绝缘层。
请参考图1所述的本发明的铜互连结构的制作方法流程示意图，所述方法包括：
步骤S1，提供半导体衬底，所述半导体衬底上形成有底部金属层；
步骤S2，在所述底部金属层和半导体衬底上依次形成刻蚀停止层、超低K介质层、低介电常数保护层、硬掩膜层；
步骤S3，以所述硬掩膜层为掩膜，进行刻蚀工艺和/或灰化工艺，在所述刻蚀停止层、超低K介质层、低介电常数保护层内形成大马士革开口，所述大马士革开口露出所述底部金属层；
步骤S4，对所述大马士革开口的侧壁进行等离子体处理，以降低所述刻蚀工艺和/或灰化工艺对所述超低K介质层的损伤；
步骤S5，在所述等离子体处理之后，在所述大马士革开口内形成铜互连层，所述铜互连层与所述底部金属层电连接。
下面结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地说明本发明的技术方案，请参考图2～图10是本发明一个实施例的铜互连结构的制作方法剖面结构示意图。
首先，请参考图2，提供半导体衬底100，所述半导体衬底100上形成有底部金属层101。所述半导体衬底100的材质可以为硅、锗或锗硅。作为一个实施例，所述半导体衬底100的材质为硅。所述底部金属层101将通过后续形成的铜互连层与外部或其他金属层电连接。
然后，请继续参考图2，在所述底部金属层101和半导体衬底100上依次形成刻蚀停止层102、超低K介质层103、低介电常数保护层104、硬掩膜层105。所述刻蚀停止层102的材质可以为SiN或SiC或SiOC或SiOCN或SiCN。所述超低K介质层103采用有机聚合物旋涂工艺或采用基于SiO2材料的CVD工艺形成，其K值在2.2～2.8之间。所述低介电常数保护层104的材质可以为有机硅、聚合体、苯二氮、聚四氧乙烯、聚对二甲苯、聚醚、聚酰亚胺、聚酰胺、碳掺杂介质材料、碳掺杂有机硅玻璃、碳掺杂二氧化硅、氟硅玻璃、碳氧化硅中的至少一种，所述低介电常数保护层104的K值范围在4.5～5.5之间。所述硬掩膜层105的材质为金属，所述金属为Ta或Ti或W或TaN或TiN或WN。所述超低K介质层103的厚度范围为2000～6000埃。
然后，请参考图3，在所述硬掩膜层105上依次形成第一抗反射层106和第一光刻胶层107。所述第一光刻胶层107内形成有第一开口1071，所述第一开口1071的位置与底部金属层101的位置对应。所述第一光刻胶层107采用本领域技术人员熟知的光刻工艺形成。
接着，请参考图4，以第一光刻胶层107为掩膜，沿所述第一光刻胶层107(结合图2)内的第一开口1071进行刻蚀工艺，在所述抗反射层1051内形成第二开口1072。接着，去除所述第一光刻胶层107(结合图2)。
然后，请参考图5，在所述第二开口1072(参考图4)内和所述硬掩膜层105上填充第二抗反射层108，接着，在所述第二抗反射层108上形成第二光刻胶层109。所述第二光刻胶层109内形成有第三开口1073，所述第三开口1073的位置与所述第二开口1072(结合图4)的位置对应，所述第三开口1073位于所述第二开口1072(结合图4)上方，且所述第三开口1073的宽度等于或小于所述第二开口1072的宽度。
接着，请参考图6，以所述第二光刻胶层109为掩膜，沿所述第三开口1073(参考图5)进行刻蚀工艺，形成第四开口1074，所述第四开口1074贯穿所述第二抗反射层108、低介电常数保护层104、部分超低K介质层103。
然后，请参考图7，依次去除所述第二光刻胶层109和抗反射层108，露出所述第二开口1072。
接着，请参考8，沿所述第二开口1072和第三开口1073进行刻蚀工艺，形成沟槽1075和通孔1076。所述沟槽1075和通孔1076构成大马士革开口。所述沟槽1075和通孔1076的位置与所述底部金属层101的位置对应。其中，所述通孔1076为沿所述第四开口1074(参考图6)刻蚀所述超低K介质层103形成，且所述通孔1074暴露所述底部金属层101；所述沟槽1075为沿所述第二开口。
本实施例中，所述大马士革开口的形成是先形成通孔1076的一部分，再形成沟槽1075，当然，在其他的实施例中，所述大马士革开口也可以先形成沟槽，再形成通孔，方法与现有技术相同，在此不做赘述，本领域技术人员可以进行灵活的选择。
形成沟槽或通孔的方法为刻蚀工艺或灰化工艺，所述刻蚀工艺或灰化工艺容易造成超低K介质层103的损伤。为了降低所述损伤，在形成大马士革开口后，需要对所述大马士革开口的侧壁进行等离子体处理，以消除降低所述刻蚀工艺和或灰化工艺对所述超低K介质层的损伤。所述等离子体处理利用含碳氢离子的等离子体进行。
接着，请参考图9，在所述等离子体处理之后，在所述大马士革开口内形成铜互连层110，所述铜互连层110与所述底部金属层101电连接。所述铜互连层110的制作方法包括形成籽晶层的步骤和电镀铜的步骤，在此不做详细的说明。
然后，请参考图10，进行化学机械研磨工艺，去除所述硬掩膜层105和位于所述硬掩膜层105上方的部分铜互连层，并且去除所述低介电常数保护层104。
综上，本发明在大马士革开口形成后、铜互连层之前，对低K介质层进行等离子体处理，降低形成大马士革开口时对低K介质层造成的损伤，从而减小了RC延迟。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何领域技术人员在不脱离本发明的精神和范围内，都可以作出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (10)

1.一种铜互连结构的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有底部金属层；
在所述底部金属层和半导体衬底上依次形成刻蚀停止层、超低K介质层、低介电常数保护层、硬掩膜层；
以所述硬掩膜层为掩膜，进行刻蚀工艺和/或灰化工艺，在所述刻蚀停止层、超低K介质层、低介电常数保护层内形成大马士革开口，所述大马士革开口露出所述底部金属层；
对所述大马士革开口的侧壁进行等离子体处理，以降低所述刻蚀工艺和/或灰化工艺对所述超低K介质层的损伤；
在所述等离子体处理之后，在所述大马士革开口内形成铜互连层，所述铜互连层与所述底部金属层电连接。
2.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述超低K介质层的K值范围为2.2～2.8。
3.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述等离子体处理采用含碳氢的等离子体进行。
4.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述刻蚀停止层的材料为SiN或SiC或SiOC或SiOCN或SiCN。
5.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述低介电常数保护层的材料为有机硅、聚合体、苯二氮、聚四氧乙烯、聚对二甲苯、聚醚、聚酰亚胺、聚酰胺、碳掺杂介质材料、碳掺杂有机硅玻璃、碳掺杂二氧化硅、氟硅玻璃、碳氧化硅中的至少一种。
6.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述低介电常数保护层的厚度为200～600埃。
7.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述低介电常数保护层的K值为4.5～5.5。
8.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述超低K介质层采用有机聚合物旋涂工艺或采用基于SiO2材料的CVD工艺形成。
9.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述超低K介质层的厚度范围为2000～6000埃。
10.如权利要求1所述的铜互连结构的制作方法，其特征在于，所述硬掩膜层的材质为金属，所述金属为Ta或Ti或W或TaN或TiN或WN。
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