CN115295530A - 一种半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制作方法，属于半导体技术领域。所述半导体结构至少包括：衬底，所述衬底内设置多个半导体器件；第一介质层，设置在所述衬底上；第一金属层，设置在所述第一介质层内，并与所述半导体器件连接；第一阻挡层，设置在所述第一金属层与所述第一介质层之间；第一顶部阻挡层，设置在第一金属层上；第二介质层，设置在所述第一顶部阻挡层上；通孔，与第一金属层接触；导电结构，设置在通孔内；开口，设置在所述第二介质层内，与所述导电结构接触；第二金属层，设置在所述开口内；第二阻挡层，设置在第二金属层以及导电结构与第二介质层之间。通过本发明提供的一种半导体结构及其制作方法，能够提高半导体结构的性能。

Description

一种半导体结构及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
半导体器件的特征尺寸(Critical Dimension，CD)进入深亚微米阶段后，为了得到更快的运算速度、更大的数据存储量以及更多的功能。半导体器件的集成度需要不断提高，同时金属层的层数和密度也随之不断增加。随着金属线宽尺寸的不断缩小，金属层之间电阻的增大会越来越严重，引起金属互连的电阻电容延迟效应（RC delay）和电迁移失效等问题，降低了半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，通过本发明提供的半导体结构及其制作方法，可以降低金属层之间的阻值，减少金属层中的离子扩散，提高半导体结构的性能，从而提高半导体器件的性能。
为解决上述技术问题，本发明是通过以下技术方案实现的：
本发明提供一种半导体结构，至少包括：
衬底，所述衬底内设置多个半导体器件；
第一介质层，设置在所述衬底上；
第一金属层，设置在所述第一介质层内，并与所述半导体器件连接；
第一阻挡层，设置在所述第一金属层与所述第一介质层之间；
第一顶部阻挡层，设置在所述第一金属层上；
第二介质层，设置在所述第一顶部阻挡层上；
通孔，所述通孔贯穿所述第二介质层和所述第一顶部阻挡层，与所述第一金属层接触；
导电结构，设置在所述通孔内；
开口，设置在所述第二介质层内，与所述导电结构接触；
第二金属层，设置在所述开口内；以及
第二阻挡层，设置在所述第二金属层与所述第二介质层以及所述导电结构与所述第二介质层之间。
在本发明一实施例中，所述第一阻挡层、所述第一顶部阻挡层和所述第二阻挡层的厚度为2nm~8nm。
在本发明一实施例中，所述第一顶部阻挡层上设置有凹槽，所述导电结构通过所述凹槽连接所述第一金属层。
在本发明一实施例中，所述半导体结构还包括第二顶部阻挡层，所述第二顶部阻挡层设置在所述第二金属层上。
在本发明一实施例中，所述第二金属层上还包括层叠设置的多层金属层，相邻所述金属层之间通过导电结构连接。
本发明还提供一种半导体结构的制作方法，至少包括以下步骤：
提供一衬底，在所述衬底内形成多个半导体器件；
在所述衬底上形成第一介质层；
在所述第一介质层内形成第一金属层，所述第一金属层与所述半导体器件连接，其中，所述第一金属层和所述第一介质层之间形成有第一阻挡层；
在所述第一金属层上形成第一顶部阻挡层；
在所述第一顶部阻挡层上形成第二介质层；
刻蚀所述第二介质层和所述第一顶部阻挡层，形成通孔和开口，所述通孔暴露出部分所述第一金属层，所述开口暴露所述通孔；
在所述通孔与所述第二介质层以及所述开口与所述第二介质层的接触处形成第二阻挡层；
在所述通孔内形成导电结构，所述导电结构与所述第一金属层接触；以及
在所述开口内形成第二金属层。
在本发明一实施例中，所述第一顶部阻挡层的制作方法包括：
刻蚀所述第一介质层，形成第一凹部；
在所述第一凹部的底部和侧壁形成第一阻挡层，
在所述第一阻挡层上形成第一金属层；
刻蚀所述第一金属层，所述第一金属层的高度低于所述第一介质层的高度，形成第二凹部；
在所述第二凹部内沉积所述第一顶部阻挡层；以及
平坦化所述第一顶部阻挡层。
在本发明一实施例中，所述半导体结构的制作方法还包括：
在所述通孔和所述开口的侧壁以及底部上形成所述第二阻挡层；
刻蚀所述通孔底部上的所述第二阻挡层和所述第一顶部阻挡层，去除所述开口底部的所述第二阻挡层；以及
修复所述开口位于所述第二介质层上的所述第二阻挡层。
在本发明一实施例中，所述修复过程中，交流偏压功率为0W。
在本发明一实施例中，所述半导体结构的制作方法还包括：
在所述开口内形成所述第二金属层；
刻蚀所述第二金属层，所述第二金属层的高度低于所述第二介质层的高度，形成第三凹部；
在所述凹部内沉积第二顶部阻挡层；以及
平坦化所述第二顶部阻挡层。
综上所述，本发明提供一种半导体结构及其制作方法，能够减小金属层之间的电阻，减少电阻电容延迟效应，提高半导体器件的性能。能够减少金属层中金属离子的扩散，减少电迁移现象，提高半导体结构的可靠性，从而提高半导体器件的性能稳定性，延长产品使用寿命。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中示意介质层的示意图。
图2为一实施例中第一开口位置示意图。
图3为一实施例中第一阻挡层的示意图。
图4为一实施例中第一金属层的示意图。
图5为一实施例中第二凹部的位置示意图。
图6为一实施例中第一顶部阻挡层的示意图。
图7为一实施例中第一顶部阻挡层平坦化后的示意图。
图8为一实施例中第介质层的示意图。
图9为一实施例中第二开口的示意图。
图10为一实施例中第二阻挡层的意图。
图11为一实施例中第二阻挡层刻蚀后的示意图。
图12为一实施例中第二阻挡层修复后的示意图。
图13为一实施例中第二金属层的示意图。
图14为一实施例中第三凹部的位置示意图。
图15为一实施例中第二顶部阻挡层的示意图。
图16为一实施例中第二顶部阻挡层平坦化后的示意图。
图17为一实施例中半导体结构示意图。
标号说明：
10衬底；101半导体器件；102互连结构；11绝缘层；12第一介质覆盖层；13第一钝化层；14第一介质层；15图案化光阻层；151第一开口；16第一凹部；17第一阻挡层；18第一金属层；181第二凹部；19第一顶部阻挡层；20第二介质覆盖层；21第二钝化层；22第二介质层；23硬质掩膜层；24金属硬掩膜层；25第二开口；251通孔；252第二金属层开口；26第二阻挡层；261导电结构；27第二金属层；271第三凹部；28第二顶部阻挡层；29介质覆盖层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供的一种半导体结构及其制作方法，金属层与介质覆盖层和介质层之间连接良好，且金属层之间的阻值小，减少电阻电容延迟效应，同时还减少电迁移失效（Electron Migration Fail），进而提高半导体器件的性能。本发明制备的半导体结构可广泛应用于不同类型的半导体集成器件中，提高半导体器件的性能。
请参阅图1所示，在本发明一实施例中，提供一衬底10，且衬底10例如为单晶硅、多晶硅、非晶硅或绝缘体上硅等半导体材料。其中，在衬底10上设置多个半导体器件101，本发明并不限制半导体器件101的种类。半导体器件101例如为场效应管（Field EffectTransistor，FET）、金属-氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET）、互补金属氧化物半导体（Complementary MetalOxide Semiconductor，CMOS）、绝缘栅双极型晶体管(Insulated Gate BipolarTransistor，IGBT)、高速恢复二极管（Fast Recovery Diode，FRD）、高速高效整流二极管（Figh Efficiency Diode，HED）、定压二极管、高频二极管、发光二极管(Light-EmittingDiode，LED)、栅极光闭晶闸管（Gate Turn off Thyristor，GTO）、光触发晶闸管（LightTriggered Thyristor，LTT）、晶闸管(Thyristor)、电荷耦合器（Charge Coupled Device，CCD图像传感器）、数字信号处理器件（Digital Signal processor，DSP）、光继电器（PhotoRelay）或微处理器（Micro Processor）等半导体器件中的一种或几种，具体可根据半导体集成器件的制作要求进行制作。
请参阅图1和图4所示，在本发明一实施例中，在衬底10上设置有绝缘层11，且绝缘层11内设置有多个互连结构102，互连结构102例如为金属连线或导电插塞等，且互连结构102与衬底10上的半导体器件101连接。其中，绝缘层11例如为二氧化硅或氮化硅等绝缘物质，可以隔离半导体器件101与金属层，防止金属的扩散对半导体器件101的影响，并在制备金属层时保护半导体器件101，避免半导体器件101受到损伤。在本实施例中，互连结构102例如为金属钨、金属铜、金属银或金属金等低电阻材料，确保互连结构102与后期制备的第一金属层18连接时，电阻较小，从而提高半导体集成器件的性能。
请参阅图1所示，在本发明一实施例中，在绝缘层11上形成第一介质覆盖层12、第一钝化层13和第一介质层14。其中，第一介质覆盖层12设置在绝缘层11上，第一钝化层13设置在第一介质覆盖层12上，第一介质层14设置在第一钝化层13上。其中，第一介质覆盖层12例如为氮碳化硅（SiCN）或碳化硅（SiC）等，以防止金属层中的金属离子向绝缘层11扩散，第一介质覆盖层12例如通过化学气相沉积（Chemical Vapor Deposition，CVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法沉积。第一钝化层13例如二氧化硅（SiO2）等，第一钝化层13具有高强度，以增加制作过程中第一介质层14的应力承受能力，减少第一介质层14龟裂情况，第一钝化层13例如通过化学气相沉积法制备，例如采用四乙氧基硅烷(TEOS)为原料淀积第一钝化层13。第一介质层14例如为氟化硅（SiF）、碳氧化硅（SiOC）或氟氧化硅（SiOF）等低介电常数（Low-K）材料制备，以提高半导体集成器件的可靠性，且第一介质层14可通过化学气相沉积或低压化学气相淀积法（Low Pressure Chemical Vapor Deposition，LPCVD）等方法沉积。在本实施例中，第一介质层14的厚度例如为40nm~55nm，第一介质覆盖层12和第一钝化层13的厚度可根据半导体集成器件的制备要求进行选择。
请参阅图1至图3所示，在本发明一实施例中，在第一介质层14上形成图案化光阻层15，图案化光阻层15上形成多个第一开口151，用于定义后期形成的第一金属层的位置。以图案化光阻层15为掩膜，对衬底10进行刻蚀，去除第一开口151内的第一介质覆盖层12、第一钝化层13和第一介质层14，形成第一凹部16，第一凹部16暴露出部分绝缘层11和互连结构102。在本实施例中，例如通过干法刻蚀工艺，形成第一凹部16，且刻蚀气体例如可以是三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）、氮气（N2）或氧气（O2）等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成开口。
请参阅图2至图3所示，在本发明一实施例中，在形成第一凹部16后，去除图案化光阻层15。在第一凹部16形成后，在第一凹部16的侧壁和底部以及第一介质层14上形成第一阻挡层17，即第一阻挡层17位于第一凹部16内第一介质层14、第一钝化层13和第一介质覆盖层12的侧壁上，以及暴露的绝缘层11和互连结构102上。在本实施例中，第一阻挡层17例如通过物理气相沉积（Physical Vapor Deposition，PVD）等方式形成，且第一阻挡层17例如为钽（Ta）氮化钽（TaN）或氮化钛（TiN）等粘附性较好的物质，第一阻挡层17的厚度例如为2nm~8nm。通过设置第一阻挡层17，增强金属层与第一凹部16的侧壁的粘附性，防止发生电迁移现象，提高半导体集成器件的电学性能。
请参阅图3至图4所示，在本发明一实施例中，在第一凹部16内沉积第一金属层18，且第一金属层18例如为金属铜层、金属铝层或金属钨层等。在本实施例中，第一金属层18例如为金属铜层，第一金属层18例如通过物理气相沉积或电镀等方式形成，且第一金属层18填充于第一开口151内直至覆盖第一介质层14。
请参阅图3至图5所示，在本发明一实施例中，在形成第一金属层18后，第一金属层18例如通过物理气相沉积方式形成，然后在同一沉积机台内添加等离子装置和交流偏压，对第一金属层18进行刻蚀，去除位于第一介质层14上第一阻挡层17上的第一金属层18，且去除第一凹部16内的部分第一金属层18。即刻蚀完成后，仅保留第一凹部16内的部分第一金属层18，第一金属层18的高度低于第一介质层14，在第一金属层18上形成第二凹部181。在本实施例中，第一金属层18例如通过干法刻蚀，且刻蚀气体例如包括三氯化硼（BCl3）、氯气（Cl2）、氢气（H2）或四氯硅烷（SiCl4）等中的一种或几种混合。在其他实施例中，第一金属层18也可以选择湿法刻蚀，且刻蚀液例如为三氯化铁溶液等。在本实施例中，第二凹部181的底部至第一介质层14顶部的距离例如为10nm~15nm。
请参阅图5和图6所示，在本发明一实施例中，在第二凹部181内沉积第一顶部阻挡层19，第一顶部阻挡层19填充第二凹部181直至第一顶部阻挡层19覆盖第一介质层14上的第一阻挡层17的上方。在本实施例中，第一顶部阻挡层19例如通过物理气相沉积（PhysicalVapor Deposition，PVD）等方式形成，且第一顶部阻挡层19例如为钽、氮化钽或氮化钛等粘附性较好的物质，能够阻止金属层内的金属离子向介质层进行扩散。
请参阅图6至图7所示，在本发明一实施例中，在第一顶部阻挡层19形成后，进行平坦化工艺，例如通过化学机械抛光（Chemical Mechanical Polishing，CMP）工艺去除部分第一顶部阻挡层19、第一介质层14上的第一阻挡层17和部分第一介质层14。通过控制研磨时间，控制第一金属层18上的第一顶部阻挡层19的剩余厚度，且第一顶部阻挡层19的剩余厚度例如为2nm~8nm。即第一金属层18的四周被阻挡层包覆，能够减少金属层内的金属离子的扩散。
请参阅图7至图8所示，在本发明一实施例中，在第一介质层14、第一阻挡层17以及第一顶部阻挡层19上形成第二介质覆盖层20、第二钝化层21、第二介质层22、硬质掩膜层23和金属硬掩膜层24。其中，第二钝化层21设置在第二介质覆盖层20上，第二介质层22设置在第二钝化层21，硬质掩膜层23设置在第二介质层22上，金属硬掩膜层24设置在硬质掩膜层23上。第二介质覆盖层20例如为氮碳化硅或碳化硅等，第二介质覆盖层20例如通过化学气相沉积或等离子体增强化学气相沉积法。第二钝化层21例如二氧化硅等，且第二钝化层21例如通过化学气相沉积法，例如采用四乙氧基硅烷为原料淀积第二钝化层21。第二介质层22例如为氟化硅、碳氧化硅或氟氧化硅等低介电常数材料制备，以提高半导体集成器件的可靠性，且第二介质层22可通过化学气相沉积或低压化学气相淀积法等方法沉积。硬质掩膜层23例如为氧化硅或氮化硅等，且硬质掩膜层23例如通过低压化学气相淀积法等方法制备，在后续制备中，硬质掩膜层23作为第二介质层22的保护层。金属硬掩膜层24例如为钛、钽、氮化钽或氮化钛等，且金属硬掩膜层24例如通过物理气相沉积或原子层沉积（AtomicLayer Deposition，ALD）等方法形成，以作为掩膜层，控制开口的形貌和质量。在本实施例中，金属硬掩膜层24的厚度例如为5nm~15nm，硬质掩膜层23的厚度例如为5nm~10nm，第二介质层22、第二钝化层21以及第二介质覆盖层20的厚度可根据半导体结构的制备要求进行选择。
请参阅8至图13所示，在本发明一实施例中，刻蚀金属硬掩膜层24、硬质掩膜层23、第二介质层22、第二钝化层21以及第二介质覆盖层20，形成多个第二开口25，且第二开口25用来定位第二金属层27的位置。在本实施例中，第二开口25包括通孔251和第二金属层开口252，第二金属层开口252通过通孔251与第一金属层18的连接，且第二开口25通过两步刻蚀完成。具体的，在金属硬掩膜层24形成图案化光阻层（图中未显示），以定位通孔251的位置，通过刻蚀，形成通孔251，且通孔251暴露出第一顶部阻挡层19。在通孔251形成后，去除图案化光阻层，再重新形成另一图案化光阻层（图中未显示），以定位第二金属层开口252的位置，进行刻蚀，形成第二金属层开口252，即形成第二开口25。其中，例如通过干法刻蚀工艺，形成第二开口25，刻蚀气体例如可以是三氟甲烷、二氟甲烷、三氟化氮、六氟化硫、氮气或氧气等中的一种或几种气体的组合。在其他实施例中，可以采用干法刻蚀和湿法刻蚀结合工艺或湿法刻蚀工艺形成开口。
请参阅9至图10所示，在本发明一实施例中，在第二开口25形成后，在第二开口25的侧壁和底部以及金属硬掩膜层24上，形成第二阻挡层26，即部分第二阻挡层26位于第二开口25内金属硬掩膜层24、硬质掩膜层23、第二介质层22、第二钝化层21以及第二介质覆盖层20的侧壁上。在本实施例中，第二阻挡层26例如通过物理气相沉积等方式形成，且第二阻挡层26例如为钽、氮化钽或氮化钛等粘附性较好的物质，第二阻挡层26的厚度例如为2nm~8nm。通过设置第二阻挡层26，增强金属层与第二开口25的侧壁的粘附性，减少电迁移现象，提高半导体集成器件的电学性能。
请参阅9至图11所示，在本发明一实施例中，在形成第二阻挡层26后，然后在同一沉积机台内添加等离子装置和交流偏压，对部分第二阻挡层26和部分第一顶部阻挡层19进行刻蚀，去除位于通孔251底部的第二阻挡层26和第一顶部阻挡层19。在本实施例中，例如采用氩等离子体（Ar Plasma）轰击衬底10以溅射刻蚀部分第二阻挡层26和部分第一顶部阻挡层19，溅射方向垂直于衬底10，因而在氩等离子体溅射刻蚀下，去除通孔251底部的第二阻挡层26和第一顶部阻挡层19以及第二金属层开口252底部的第二阻挡层26。其中，在刻蚀过程中，直流功率（DC power）例如为200W~1000W，交流偏压功率（AC bias）例如为300W~1500W，氩气的流量例如为10sccm~60sccm。控制刻蚀的条件，确保只去除通孔251和第二金属层开口252底部的阻挡层。
请参阅9、图11和图12所示，在本发明一实施例中，在去除部分阻挡层后，第二金属层开口252底部的第二阻挡层26也去除，若直接沉积金属层，则金属层会直接与第二介质层22接触，降低半导体结构的可靠性。因此，在通过氩等离子体溅射刻蚀去除通孔251底部的阻挡层后，再在同一设备中进行扩散阻挡层的再生长，以形成修复第二阻挡层26，从而修复第二金属层开口252底部上被去除的扩散阻挡层，确保金属层与介质层不直接接触。在本实施例中，通常物理气相沉积修复第二阻挡层26，其中，在修复过程中，直流功率例如为5000W～30000W，交流偏压功率例如为0W，设置形成阻挡层的金属靶材，例如金属钽或金属钛等，在第二金属层开口252中位于第二介质层22上的阻挡层，以修复第二阻挡层26。在其他实施例中，在第二阻挡层26修复过程中，可以通入氮气等，形成相应的金属化合物阻挡层。
请参图9、阅12至图13所示，在本发明一实施例中，在第二开口25沉积金属，形成导电结构261和第二金属层27，其中，导电结构261位于通孔251内，直接与第一金属层18直接接触，第二金属层27位于第二金属层开口252内，与底部导电结构261直接接触，即导电结构261连接第一金属层18和第二金属层27。且导电结构261和第二金属层27例如为金属铜层、金属铝层或金属钨层等。在本实施例中，导电结构261和第二金属层27例如为金属铜层，且例如通过物理气相沉积或电镀等方式形成，第二金属层27填充于第二开口25内直至覆盖金属硬掩膜层24。第二金属层27通过导电结构261与第一金属层18之间直接接触，金属层之间不存在阻挡层，能够减少因阻挡层材料的电阻大于金属层材料的电阻，而导致的电阻电容延迟效应，提高半导体器件的性能。同时，第一金属层18与第二介质覆盖层20之间存在第一顶部阻挡层19，能够减少第一金属层18中金属离子的扩散，减少电迁移现象，提高半导体结构的可靠性。
请参阅图12至图14所示，在本发明一实施例中，在形成第二金属层27后，且第二金属层27例如通过物理气相沉积方式形成，然后在同一沉积机台内添加等离子装置和交流偏压，对第二金属层27进行刻蚀，去除位于金属硬掩膜层24上第二阻挡层26上的第二金属层27，且去除第二开口25内的部分第二金属层27。即刻蚀完成后，仅保留第二开口25内的部分第二金属层27，第二金属层27的高度低于第二介质层22的高度，在第二金属层27上形成第三凹部271。在本实施例中，第二金属层27例如通过干法刻蚀，且刻蚀气体例如包括三氯化硼（BCl3）、氯气（Cl2）、氢气（H2）或四氯硅烷（SiCl4）等中的一种或几种混合。在其他实施例中，第二金属层27也可以选择湿法刻蚀，且刻蚀液例如为三氯化铁溶液等。在本实施例中，第三凹部271的底部至第二介质层22顶部的距离例如为10nm~15nm。
请参阅图14和图15所示，在本发明一实施例中，在第三凹部271内沉积第二顶部阻挡层28，第二顶部阻挡层28填充第三凹部271直至第二顶部阻挡层28覆盖金属硬掩膜层24上的第二阻挡层26的上方。在本实施例中，第二顶部阻挡层28例如通过物理气相沉积（Physical Vapor Deposition，PVD）等方式形成，且第二顶部阻挡层28例如为钽、氮化钽或氮化钛等粘附性较好的物质，能够阻止金属层内的金属离子向介质层进行扩散。
请参阅图15至图16所示，在本发明一实施例中，在第二顶部阻挡层28形成后，进行平坦化工艺，例如通过化学机械抛光工艺去除部分第二顶部阻挡层28、第一阻挡层17、硬质掩膜层23和金属硬掩膜层24。通过控制研磨时间，控制第二金属层27上的第二顶部阻挡层28的剩余厚度，且第二顶部阻挡层28的剩余厚度例如为2nm~8nm。即第一金属层18和第二金属层27的四周被阻挡层包覆，能够减少金属层内的金属离子的扩散，同时，第一金属层18和第二金属层27之间无阻挡层，第一金属层18和第二金属层27的之间的电阻较小，提高半导体器件的性能。在其他实施例中，在形成第二金属层27和第二顶部阻挡层28后，可重复第二金属层27和第二顶部阻挡层28的形成过程，在第二金属层27上形成多层金属层，且相邻金属层之间直接接触，多层金属层四周设置阻挡层，减少金属层的扩散，同时，减少电阻电容延迟效应，提高半导体结构的稳定性，从而提高半导体器件的性能稳定性。
请参阅图16至图17所示，在本发明一实施例中，在第二介质层22和第二顶部阻挡层28上形成介质覆盖层29。其中，介质覆盖层29例如为二氧化硅等，且介质覆盖层29的厚度例如为10nm~20nm，介质覆盖层29例如通过化学气相沉积法，例如采用四乙氧基硅烷等进行沉积制备。以防止顶层的金属层扩散中，同时能够提高介质层的稳定性。在其他实施例中，当金属层超过两层时，介质覆盖层29设置在顶层金属层上方。
综上所述，本发明提供一种半导体结构及其制作方法，金属层之间直接接触，减小金属结构的电阻，减少电阻电容延迟效应，提高半导体器件的性能。金属层四周设置阻挡层，减少金属层中金属离子的扩散，减少电迁移现象，提高半导体结构的可靠性，延长产品使用寿命。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体结构，其特征在于，至少包括：
衬底，所述衬底内设置多个半导体器件；
第一介质层，设置在所述衬底上；
第一金属层，设置在所述第一介质层内，并与所述半导体器件连接；
第一阻挡层，设置在所述第一金属层与所述第一介质层之间；
第一顶部阻挡层，设置在所述第一金属层上；
第二介质层，设置在所述第一顶部阻挡层上；
通孔，所述通孔贯穿所述第二介质层和所述第一顶部阻挡层，与所述第一金属层接触；
导电结构，设置在所述通孔内；
开口，设置在所述第二介质层内，与所述导电结构接触；
第二金属层，设置在所述开口内；以及
第二阻挡层，设置在所述第二金属层与所述第二介质层以及所述导电结构与所述第二介质层之间。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一阻挡层、所述第一顶部阻挡层和所述第二阻挡层的厚度为2nm~8nm。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一顶部阻挡层上设置有凹槽，所述导电结构通过所述凹槽连接所述第一金属层。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括第二顶部阻挡层，所述第二顶部阻挡层设置在所述第二金属层上。
5.根据权利要求1所述的半导体结构，其特征在于，所述第二金属层上还包括层叠设置的多层金属层，相邻所述金属层之间通过导电结构连接。
6.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，在所述衬底内形成多个半导体器件；
在所述衬底上形成第一介质层；
在所述第一介质层内形成第一金属层，所述第一金属层与所述半导体器件连接，其中，所述第一金属层和所述第一介质层之间形成有第一阻挡层；
在所述第一金属层上形成第一顶部阻挡层；
在所述第一顶部阻挡层上形成第二介质层；
刻蚀所述第二介质层和所述第一顶部阻挡层，形成通孔和开口，所述通孔暴露出部分所述第一金属层，所述开口暴露所述通孔；
在所述通孔与所述第二介质层以及所述开口与所述第二介质层的接触处形成第二阻挡层；
在所述通孔内形成导电结构，所述导电结构与所述第一金属层接触；以及
在所述开口内形成第二金属层。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述第一顶部阻挡层的制作方法包括：
刻蚀所述第一介质层，形成第一凹部；
在所述第一凹部的底部和侧壁形成第一阻挡层，
在所述第一阻挡层上形成第一金属层；
刻蚀所述第一金属层，所述第一金属层的高度低于所述第一介质层的高度，形成第二凹部；
在所述第二凹部内沉积所述第一顶部阻挡层；以及
平坦化所述第一顶部阻挡层。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
在所述通孔和所述开口的侧壁以及底部上形成所述第二阻挡层；
刻蚀所述通孔底部上的所述第二阻挡层和所述第一顶部阻挡层，去除所述开口底部的所述第二阻挡层；以及
修复所述开口位于所述第二介质层上的所述第二阻挡层。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述修复过程中，交流偏压功率为0W。
10.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
在所述开口内形成所述第二金属层；
刻蚀所述第二金属层，所述第二金属层的高度低于所述第二介质层的高度，形成第三凹部；
在所述第三凹部内沉积第二顶部阻挡层；以及
平坦化所述第二顶部阻挡层。
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