CN103000571A - 半导体器件及其制作方法 - Google Patents

Abstract

一种半导体器件及其制作方法，所述制作方法包括：提供半导体衬底；在所述半导体衬底上形成器件，且在所述半导体衬底上形成覆盖所述器件的层间介质层；形成贯穿层间介质层和部分半导体衬底的通孔结构；形成覆盖通孔结构的第一阻挡层；在第一阻挡层上形成互连结构，互连结构包括位于第一阻挡层上的第一金属层。所述半导体器件包括：半导体衬底；位于半导体衬底上的层间介质层，层间介质层中包括器件；贯穿层间介质层和部分半导体衬底的通孔结构；覆盖通孔结构上的第一阻挡层；位于第一阻挡层上的互连结构，互连结构包括位于第一阻挡层上的第一金属层。本发明可以减少中通孔工艺中铜材料的TSV对铝的后段制程的污染。

Description

半导体器件及其制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其制作方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能，半导体芯片向更高集成度方向发展。而半导体芯片的集成度越高，半导体器件的特征尺寸(CD，Critical Dimension)越小。MP3、移动电话、数码相机这些对存储要求越来越苛刻的产品，正寻求更小的封装尺寸和更高的存储密度。高端处理器也要求数据进出存储器的速度更快。为适应对性能和存储密度的要求，半导体产业已从2D封装转向电连接更短的3D封装。

硅通孔(Through Silicon Via，TSV)及相关技术正使3D封装工艺确立起来。TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。

TSV与常规封装技术有一个明显的不同点，TSV的制作可以集成到制造工艺的不同阶段。具体地，根据TSV制作工艺所处的阶段不同，可以分为：前通孔(Via-first)工艺、中通孔(Via-middle)工艺和后通孔(Via-last)工艺三种，其中：Via-first是在制造CMOS之前的空白硅片上刻蚀制作出TSV；Via-middle是在制造CMOS之后但在后段制程(Back End ofLine，BEOL，主要指制造金属互连结构)之前在晶圆上刻蚀制作出TSV，Via-last是在后段制程之后，再在减薄晶圆的背面刻蚀制作出TSV。

Via-first工艺中由于形成硅通孔后，硅通孔还需经历后续所有的CMOS制造步骤中的加热处理，硅通孔的填充材料必须要能经受住大约高于1000℃以上的全部热加工工艺，因此填充材料是多晶硅；Via-middle工艺和Via-last工艺中由于CMOS结构已完成，因此硅片不会再遭受高温工艺循环，就可以允许使用电性能和热性能比多晶硅好很多的铜作为硅通孔的填充材料，尤其是在0.13微米以上的半导体工艺中需要采用填充铜材料的TSV封装技术。

参考图1至图4示出了现有技术Via-middle工艺中TSV的制作方法的示意图。

如图1所示，首先在硅衬底10上形成多个MOS管12，形成覆盖所述MOS管12的层间介质层11，在所述层间介质层11中形成位于MOS管上的接触栓塞14，形成贯穿所述层间介质层11、底部位于硅衬底10中的沟槽13。

如图2所示，在所述沟槽13的底部和侧壁上、以及层间介质层11上沉积绝缘层材料，形成绝缘层15。

如图3所示，向所述通孔13中填充铜材料，直至填满所述沟槽13，并继续在绝缘层15上沉积铜材料，形成填充于所述沟槽13且覆盖于所述绝缘层15上的铜层16。

如图4所示，通过CMP工艺去除位于层间介质层11上的多余的绝缘层15、铜层16，形成通孔结构。

接下来就可以执行后段制程，即在通孔结构和接触栓塞14上形成互连结构；最后进行晶圆减薄工艺和背侧金属化工艺等。

关于硅通孔的更多详细描述，请参考专利号为7,683,459和7,633,165的美国专利。

现有技术中，由于铝具有诸多优点，所以大部分集成电路还是以铝作为金属互连材料。因此，在Via-middle工艺中，当采用填充铜材料的TSV之后，如果采用铝的后段制程，那么TSV中的铜材料会对后段制程中的铝造成污染，最终影响半导体器件的性能。现有技术中，当采用填充铜材料的TSV之后，只能采用铜的后段制程，无法实现铜材料的TSV和铝的后段制程的兼容。

因此，如何在Via-middle工艺中，减少铜材料的TSV对铝的后段制程的污染，实现铜材料的TSV与铝的后段制程的兼容就成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的技术问题是提供一种半导体器件及其制作方法，以在Via-middle工艺中，减少铜材料的TSV对铝的后段制程的污染，实现铜材料的TSV与铝的后段制程的兼容。

为了解决上述问题，本发明提供了一种半导体器件的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成器件，且在所述半导体衬底上形成覆盖所述器件的层间介质层；形成贯穿所述层间介质层和部分所述半导体衬底的通孔结构，所述通孔结构的填充材料包括铜；

形成覆盖所述通孔结构的第一阻挡层；

在所述第一阻挡层上形成互连结构，所述互连结构包括位于所述第一阻挡层上的第一金属层，所述第一金属层的材料包括铝。

可选地，所述半导体器件的制作方法还包括：在形成所述器件之后，在所述器件上形成接触栓塞；形成覆盖所述通孔结构的第一阻挡层包括在所述接触栓塞上形成第一阻挡层。

可选地，形成所述通孔结构包括：形成贯穿所述层间介质层和部分所述半导体衬底的沟槽；在所述沟槽的侧壁和底部依次形成绝缘层和第二阻挡层；在所述沟槽中填满铜。

可选地，所述半导体器件的制作方法还包括：在所述第一金属层上形成第二金属层，所述第二金属层的材料包括铝，所述第一金属层和所述第二金属层在不同的金属沉积装置中形成。

为了解决上述问题，本发明还提供了一种半导体器件，包括：

半导体衬底；

位于所述半导体衬底上的层间介质层，所述层间介质层中包括器件；

贯穿所述层间介质层和部分所述半导体衬底的通孔结构，所述通孔结构的填充材料包括铜；

覆盖所述通孔结构上的第一阻挡层；

位于所述第一阻挡层上的互连结构，所述互连结构包括位于所述第一阻挡层上的第一金属层，所述第一金属层的材料包括铝。

可选地，所述层间介质层中还包括位于所述器件上的接触栓塞，所述第一阻挡层覆盖所述接触栓塞。

可选地，所述通孔结构依次包括：绝缘层、覆盖所述绝缘层的第二阻挡层和覆盖所述第二阻挡层的铜。

与现有技术相比，上述技术方案具有以下优点：

1)在铜的通孔结构上形成铝的互连结构之前，先在通孔结构与互连结构之间形成第一阻挡层，从而第一阻挡层可以阻止通孔结构中的铜材料扩散进互连结构的铝材料中，避免了对互连结构中铝材料的污染，最终可以提高半导体器件的性能，实现了铜材料的TSV与铝的后段制程的兼容。

2)可选方案中，在通孔结构的绝缘层与铜材料之间增加了第二阻挡层，第二阻挡层既可以防止铜材料扩散进绝缘层中，也可以作为铜材料和绝缘层的粘结层。

3)可选方案中，所述互连结构包括第一金属层和第二金属层，所述第二金属层包括铝，分别采用不同的金属沉积装置形成第一金属层和第二金属层，从而防止形成第一金属层中残留的铜材料对第二金属层形成过程中的污染。

附图说明

图1～图4是现有技术硅通孔形成方法的示意图；

图5是本发明实施例半导体器件的制作方法的流程示意图；

图6～图13是实施例半导体器件的制作方法的示意图。

图14是本发明实施例半导体器件的结构示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是实例，其在此不应限制本发明保护的范围。

正如背景技术所述，现有技术的Via-middle工艺中，当先形成铜材料的TSV之后，在后续形成铝的互连结构时，TSV中的铜材料容易造成对互连结构中的铝的污染，从而影响了半导体器件的性能。针对上述缺陷，本发明提供了一种半导体器件及其制作方法，从而在Via-middle工艺中，可以减少铜材料的TSV对铝的互连结构的污染，最终提高了半导体器件的性能，实现了铜材料的TSV与铝的后段制程的兼容。

下面结合附图进行详细说明。

参考图5所示，本实施例提供的半导体器件的制作方法，包括：

步骤S1，提供半导体衬底；

步骤S2，在所述半导体衬底上形成器件，且在所述半导体衬底上形成覆盖所述器件的层间介质层；

步骤S3，形成贯穿所述层间介质层和部分所述半导体衬底的通孔结构，所述通孔结构的填充材料包括铜；

步骤S4，形成覆盖所述通孔结构的第一阻挡层；

步骤S5，在所述第一阻挡层上形成互连结构，所述互连结构包括位于所述第一阻挡层上的第一金属层，所述第一金属层的材料包括铝。

参考图6所示，首先执行步骤S1，提供半导体衬底100。

具体地，所述半导体衬底100可以是硅衬底、锗硅衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或本领域技术人员公知的其他半导体材料衬底。本实施例中所述半导体衬底100为硅衬底。

参考图7所示，接着执行步骤S2，在所述半导体衬底100上形成器件210，且在所述半导体衬底100上形成覆盖所述器件210的层间介质层200。

所述器件210可包括多个单独的电路元件，如：晶体管、二极管、电阻器、电容器、电感器等；也可以是通过多种集成电路制造工艺形成的其他有源和无源半导体器件。图7中以所述器件210为晶体管为例进行说明，其在此不应限制本发明的保护范围。

所述层间介质层200形成在半导体衬底100上，覆盖所述器件210，以使得器件210与后续形成的互连结构隔离。所述层间介质层200可以是单层或多层结构，其具体可以是通过热CVD工艺或高密度等离子体(HDP)工艺由掺杂或未掺杂的硅氧化物形成的硅氧化物包含层，例如：未掺杂的硅酸盐(USG)、掺磷硅酸盐玻璃(PSG)或硼磷硅玻璃(BPSG)等。

在形成器件210之后，参考图8所示，在所述器件210上形成接触栓塞220。所述接触栓塞220的材料可以包括钨、铜等，其用于连接器件210与互连结构。所述接触栓塞220的具体形成方法对于本领域技术人员是熟知的，在此不再赘述。

接着执行步骤S3，形成贯穿所述层间介质层200和部分所述半导体衬底100的通孔结构，所述通孔结构的填充材料包括铜。需要说明的是，所述通孔结构不破坏已有的器件210和接触栓塞220，即所述通孔结构位于不包括器件210和接触栓塞220的层间介质层200中。

具体地，形成所述通孔结构包括：参考图9所示，形成贯穿所述层间介质层200和部分所述半导体衬底100的沟槽；参考图10所示，在所述沟槽的侧壁和底部依次形成绝缘层300和第二阻挡层400；参考图11所示，在所述沟槽中填满铜500；参考图12所示，依次去除层间介质层200上的铜500、第二阻挡层400和绝缘层300，形成通孔结构，即所述通孔结构包括：绝缘层300、覆盖所述绝缘层300的第二阻挡层400和覆盖所述第二阻挡层400的铜500。

在形成沟槽之前，还可以在层间介质层200上形成硬掩模层，以保护层间介质层200，且形成通孔结构后可以采用干刻去除所述硬掩模层。

所述沟槽可以采用刻蚀方法形成，如：干刻。

所述绝缘层300可以使后续填充于沟槽中的金属和半导体衬底100绝缘。本实施例中，所述绝缘层300的材料可以是氧化硅、氮化硅、氧化层-氮化层-氧化层(Oxide Nitride Oxide，ONO)的多层结构、氧化铪或氧化铝。所述绝缘层300的厚度可以在

的范围内。

所述第二阻挡层400既可以防止铜500扩散进绝缘层300中，也可以作为铜500和绝缘层300的粘结层。本实施例中，所述第二阻挡层400的材料可以是SiN、TaN、Ta、Ti、TiN、TiSiN和WN中的一种或多种。所述第二阻挡层400的厚度可以在

的范围内。

由于所述绝缘层300和所述第二阻挡层400的厚度均较小，较佳地，可以通过等离子体增强化学气相沉积(Plasma Enhanced Chemical VaporDeposition，PECVD)、次常压化学汽相沉积(Sub-Atmospheric Chemical Vapor，SACVD)、原子层沉积(Atomic Layer Deposition，ALD)的方法形成所述绝缘层300和第二阻挡层400。

所述层间介质层200上的铜500、第二阻挡层400和绝缘层300可以以层间介质层200为停止层，通过化学机械抛光(Chemical Mechanical Polishing，CMP)的方式被去除。

参考图13所示，接着执行步骤S4，形成覆盖所述通孔结构的第一阻挡层600，所述接触栓塞220上也形成第一阻挡层600。

位于通孔结构上的所述第一阻挡层600可以阻止通孔结构中的铜500扩散进后续形成的互连结构的铝材料中，避免了对互连结构中铝材料的污染，最终可以提高半导体器件的性能，且实现了铜材料的TSV与铝的后段制程的兼容。位于接触栓塞220上的第一阻挡层600也可以防止互连结构与接触栓塞220之间的污染。

具体地，可以先在所述层间介质层200上形成第一阻挡层600，然后通过光刻工艺，只保留通孔结构和接触栓塞220上的第一阻挡层600，去除其余的第一阻挡层600，从而得到图13所示的结构。位于通孔结构上的第一阻挡层600的面积应该大于或等于所述通孔结构的上表面的面积。优选地，为了实现所述第一阻挡层600完全覆盖所述通孔结构，所述第一阻挡层600的横截面与所述通孔结构的横截面之间的最短距离大于或等于0.35微米且小于或等于15微米，如：0.35μm、1μm、8μm或15μm，从而可以通过第一阻挡层600完全避免铜500扩散进互连结构中。类似地，位于接触栓塞220上的第一阻挡层600的面积也可以大于或等于所述接触栓塞220的上表面的面积。所述第一阻挡层600的横截面形状与所述通孔结构的横截面形状可以相同，也可以不同，其在此不限制本发明的保护范围。

本实施例中，所述第一阻挡层600的材料可以包括：SiN(氮化硅)、TaN(氮化钽)、Ta(钽)、Ti(钛)、TiN(氮化钛)、TiSiN(氮硅钛)和WN(氮化钨)中的一种或多种。所述第一阻挡层600的厚度可以在

的范围内，如：

或

等。所述第一阻挡层600可以通过PECVD、SACVD、ALD等方法形成。

需要说明的，所述接触栓塞220上还可以不形成第一阻挡层600。

参考图14所示，接着执行步骤S5，在所述第一阻挡层600上形成互连结构。

所述形成互连结构包括：在所述第一阻挡层600上形成第一金属层710；形成覆盖所述第一金属层710的金属层间介质层740，在所述第一金属层710上形成接触栓塞720，所述金属层间介质层740的上表面与所述接触栓塞720的上表面齐平；在所述接触栓塞720上形成第二金属层730。

本实施例中所述互连结构为一层，包括：位于所述层间介质层200上的金属层间介质层740，位于所述第一阻挡层600上的第一金属层710，位于所述第一金属层710上的接触栓塞720，位于所述接触栓塞720上的第二金属层730，所述第一阻挡层600、所述第一金属层710和所述接触栓塞720都位于所述金属层间介质层740中。

本实施例中采用了铝的后段制程工艺，所述第一金属层710的材料包括铝，所述第二金属层730形成在第一金属层710之上，且所述第二金属层730的材料也包括铝，铝的互连结构的形成过程对于本领域的技术人员是熟知的，故在此不再赘述。当采用其他方式的后段制程时，所述第二金属层730的材料还可以不包括铝。

需要说明的是，在本发明的其他实施例中，所述互连结构还可以为两层或两层以上。

所述第一金属层710与所述铜500之间设置有第一阻挡层600，从而可以有效防止铜500对第一金属层710中的铝造成污染。

所述第一金属层710可以采用PVD、CVD或ALD等金属沉积装置形成。如果第一金属层710被铜500污染之后，为了避免第一金属层710再对第二金属层730发生污染，可以使用不同的金属沉积装置来形成第一金属层710和第二金属层730，即采用一个专门的金属沉积装置只用来形成第一金属层710，对于互连结构中的其他金属层可以采用另外的同一个金属沉积装置形成。

最后可以继续进行晶圆减薄工艺和背侧金属化工艺。

所述晶圆减薄工艺包括：将图14所示的半导体器件附着至载体，然后将半导体衬底100的下表面处理成理想的最终厚度，露出TSV结构的底端。这可以通过研磨、蚀刻和/或抛光来进行，从而得到变薄的半导体衬底100，其具有取决于使用半导体封装目的的预定厚度。变薄的半导体衬底100可具有约5微米至约180微米的厚度。

所述背侧金属化可以将电连接和/或其他结构形成在变薄的半导体衬底100的下表面上，包括背侧介电层和用于连接外部管芯或晶圆的结合焊盘。

相应地，再次参考图14所示，本实施例提供了一个半导体器件，包括：

半导体衬底100；

位于所述半导体衬底100上的层间介质层200，所述层间介质层200中包括器件210；

贯穿所述层间介质层200和部分所述半导体衬底100的通孔结构，所述通孔结构的填充材料包括铜；

覆盖所述通孔结构上的第一阻挡层600；

位于所述第一阻挡层600上的互连结构，所述互连结构包括位于所述第一阻挡层600上的第一金属层710，所述第一金属层710的材料包括铝。

其中，所述层间介质层200中还包括位于所述器件210上的接触栓塞220，所述第一阻挡层600覆盖所述接触栓塞220。

所述通孔结构依次包括：绝缘层300、覆盖所述绝缘层300的第二阻挡层400和覆盖所述第二阻挡层400的铜500。

其中，所述绝缘层300的材料可以包括：氧化硅、氮化硅、ONO多层结构、氧化铪或氧化铝。

所述第一阻挡层600和第二阻挡层400的材料都可以包括：SiN、TaN、Ta、Ti、TiN、TiSiN和WN中的一种或多种。所述第一阻挡层600和第二阻挡层400的厚度范围都可以包括：

其中，所述第一阻挡层600的横截面与所述通孔结构的横截面之间的最短距离大于或等于0.35微米且小于或等于15微米。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (19)

1.一种半导体器件的制作方法，其特征在于，包括：

提供半导体衬底；

在所述半导体衬底上形成器件，且在所述半导体衬底上形成覆盖所述器件的层间介质层；

形成贯穿所述层间介质层和部分所述半导体衬底的通孔结构，所述通孔结构的填充材料包括铜；

形成覆盖所述通孔结构的第一阻挡层；

在所述第一阻挡层上形成互连结构，所述互连结构包括位于所述第一阻挡层上的第一金属层，所述第一金属层的材料包括铝。

2.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括：在形成所述器件之后，在所述器件上形成接触栓塞；形成覆盖所述通孔结构的第一阻挡层包括在所述接触栓塞上形成第一阻挡层。

3.如权利要求1或2所述的半导体器件的制作方法，其特征在于，所述第一阻挡层的厚度范围包括：

4.如权利要求1或2所述的半导体器件的制作方法，其特征在于，所述第一阻挡层的材料包括：SiN、TaN、Ta、Ti、TiN、TiSiN和WN中的一种或多种。

5.如权利要求1所述的半导体器件的制作方法，其特征在于，形成所述通孔结构包括：

形成贯穿所述层间介质层和部分所述半导体衬底的沟槽；

在所述沟槽的侧壁和底部依次形成绝缘层和第二阻挡层；

在所述沟槽中填满铜。

6.如权利要求5所述的半导体器件的制作方法，其特征在于，所述第二阻挡层的厚度范围包括

7.如权利要求5所述的半导体器件的制作方法，其特征在于，所述第二阻挡层的材料包括：SiN、TaN、Ta、Ti、TiN、TiSiN和WN中的一种或多种。

8.如权利要求5所述的半导体器件的制作方法，其特征在于，所述绝缘层的材料包括：氧化硅、氮化硅、ONO多层结构、氧化铪或氧化铝。

9.如权利要求1所述的半导体器件的制作方法，其特征在于，所述第一阻挡层的横截面与所述通孔结构的横截面之间的最短距离大于或等于0.35微米且小于或等于15微米。

10.如权利要求1所述的半导体器件的制作方法，其特征在于，还包括：在所述第一金属层上形成第二金属层，所述第二金属层的材料包括铝，所述第一金属层和所述第二金属层在不同的金属沉积装置中形成。

11.一种半导体器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底上的层间介质层，所述层间介质层中包括器件；

贯穿所述层间介质层和部分所述半导体衬底的通孔结构，所述通孔结构的填充材料包括铜；

覆盖所述通孔结构上的第一阻挡层；

位于所述第一阻挡层上的互连结构，所述互连结构包括位于所述第一阻挡层上的第一金属层，所述第一金属层的材料包括铝。

12.如权利要求11所述的半导体器件，其特征在于，所述层间介质层中还包括位于所述器件上的接触栓塞，所述第一阻挡层覆盖所述接触栓塞。

13.如权利要求11或12所述的半导体器件，其特征在于，所述第一阻挡层的材料包括：SiN、TaN、Ta、Ti、TiN、TiSiN和WN中的一种或多种。

14.如权利要求11或12所述的半导体器件，其特征在于，所述第一阻挡层的厚度范围包括：

15.如权利要求11所述的半导体器件，其特征在于，所述通孔结构依次包括：绝缘层、覆盖所述绝缘层的第二阻挡层和覆盖所述第二阻挡层的铜。

16.如权利要求15所述的半导体器件，其特征在于，所述第二阻挡层的厚度范围包括

17.如权利要求15所述的半导体器件，其特征在于，所述第二阻挡层的材料包括：SiN、TaN、Ta、Ti、TiN、TiSiN和WN中的一种或多种。

18.如权利要求15所述的半导体器件，其特征在于，所述绝缘层的材料包括：氧化硅、氮化硅、ONO多层结构、氧化铪或氧化铝。

19.如权利要求11所述的半导体器件，其特征在于，所述第一阻挡层的横截面与所述通孔结构的横截面之间的最短距离大于或等于0.35微米且小于或等于15微米。

Images